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在分析HDMI協(xié)議的基礎(chǔ)上,提出了一種實(shí)現(xiàn)HDMI接口傳輸模塊的ASIC設(shè)計(jì)方案。在Quartus II 10.0平臺(tái)下,利用可綜合的Verilog語言完成了電路的設(shè)計(jì)綜合,并下載到FPGA開發(fā)板進(jìn)行了測試驗(yàn)證。驗(yàn)證結(jié)果表明,設(shè)計(jì)滿足HDMI接口傳輸模塊要求,占用邏輯資源少,可應(yīng)用到總體設(shè)計(jì)中。