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數(shù)字電路實(shí)驗(yàn)報(bào)告3

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數(shù)字信號(hào)處理實(shí)驗(yàn) 第三次實(shí)驗(yàn) 驗(yàn)證取樣定理 學(xué) 號(hào)：高 超 姓 名：12081311 指導(dǎo)老師：黃怡、楊萌 選課時(shí)間：周一 3-5節(jié) 實(shí)驗(yàn)時(shí)間： 2014年 11月 10日 1 一． 實(shí)驗(yàn)?zāi)康?驗(yàn)證奈奎斯特取樣定理。加深對(duì)時(shí)域取樣后信號(hào)頻譜變化的認(rèn)識(shí)。 二． 基本原理 麥奎斯特取樣定理指出：為了使實(shí)信號(hào)取樣后能夠不失真還原，取樣頻率必須大于信號(hào)最高頻率的兩 倍。 若 為有限帶寬的連續(xù)信號(hào)，其頻譜為 （ ），以 為取樣間隔對(duì) 理想采樣，得到理想取樣 信號(hào) 。 的頻譜為 也就是說，一個(gè)連續(xù)信號(hào)經(jīng)過理想取樣后，它的頻譜將沿著頻率軸，從 開始，每隔一個(gè)取樣頻率 重復(fù)出現(xiàn)一次，即頻譜產(chǎn)生周期延拓。 三． 實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)結(jié)果 1. 實(shí)驗(yàn)內(nèi)容 （1） 進(jìn)入：示例 →取樣定理示例。閱讀“定理內(nèi)容”和“定理說明” ；改變?nèi)宇l率 ，觀察圖中取 樣后信號(hào)頻譜波形的變化情況； 的取值為 30kHz，40kHz和

數(shù)字電路實(shí)驗(yàn)報(bào)告三

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貴州大學(xué)實(shí)驗(yàn)報(bào)告 學(xué)院： 計(jì)算機(jī)科學(xué)與信息學(xué)院 專業(yè)：信息安全 班級(jí)：信息 111 姓名 學(xué)號(hào) 實(shí)驗(yàn)組 實(shí)驗(yàn)時(shí)間 指導(dǎo)教師 成績(jī) 實(shí)驗(yàn)項(xiàng)目 名稱 組合邏輯電路的設(shè)計(jì) 實(shí) 驗(yàn) 目 的 1.學(xué)習(xí)組合邏輯電路的設(shè)計(jì)，進(jìn)一步了解、熟悉和掌握 Quartus II 的使用方法。 2.學(xué)習(xí) Verilog HDL 的編程方法。 3.學(xué)會(huì)使用 Vector Wave 進(jìn)行波形仿真。 實(shí) 驗(yàn) 儀 器 軟件： Altera Quartus II 9.0 集成開發(fā)環(huán)境 實(shí) 驗(yàn) 步 驟 1.啟動(dòng) Quartus II ,建立項(xiàng)目文件并輸入設(shè)計(jì)源文件。 2.對(duì)設(shè)計(jì)文件進(jìn)行編譯。 3.對(duì)設(shè)計(jì)文件進(jìn)行功能仿真并觀察輸入，輸出波形，以驗(yàn)證邏輯功能是否正確。 4.下載驗(yàn)證。 實(shí) 驗(yàn) 內(nèi) 容 編寫需設(shè)計(jì)的任一組合邏輯電路的 Verilog 代碼并仿真 1、 設(shè)計(jì)一個(gè) 7 人表決器 要求：（1）若同意的人數(shù)超過半數(shù)時(shí)，輸出

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