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更新時間：2024.12.29
寬電源電壓集成電壓基準(zhǔn)源設(shè)計(jì)

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在集成電路設(shè)計(jì)中,經(jīng)常需要用到穩(wěn)定的參考電壓源。帶隙基準(zhǔn)電壓源是模擬電路中重要的模塊,它能夠提供近似恒定的參考電壓,這個電壓不隨溫度、電源電壓、工藝的變化而變化。它在ADC、DAC、Power managerment circuit、Memories、SOC等電路中得到廣泛應(yīng)用,基準(zhǔn)源的精度直接控制著這些電路的精度。在本文中,研究并設(shè)計(jì)實(shí)現(xiàn)了一種基于曲率補(bǔ)償,具有高穩(wěn)定性的帶隙基準(zhǔn)電路。該電路采用6μm標(biāo)準(zhǔn)雙極型工藝實(shí)現(xiàn),并用Spectre進(jìn)行了仿真,得到理想的設(shè)計(jì)結(jié)果。

基于雙電源電壓和雙閾值電壓的全局互連性能優(yōu)化

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基于雙電源電壓和雙閾值電壓技術(shù),提出了一種優(yōu)化全局互連性能的新方法.文中首先定義了一個包含互連延時、帶寬和功耗等因素的品質(zhì)因子用以描述全局互連特性,然后在給定延時犧牲的前提下,通過最大化品質(zhì)因子求得優(yōu)化的雙電壓數(shù)值用以節(jié)省功耗.仿真結(jié)果顯示,在65nm工藝下,針對5%,10%和20%的允許犧牲延時,所提方法相較于單電壓方法可分別獲得27.8%,40.3%和56.9%的功耗節(jié)省.同時發(fā)現(xiàn),隨著工藝進(jìn)步,功耗節(jié)省更加明顯.該方法可用于高性能全局互連的優(yōu)化和設(shè)計(jì).

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