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更新時(shí)間：2024.12.28
基于FPGA自主控制浮點(diǎn)加減乘除控制器設(shè)計(jì)

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為實(shí)現(xiàn)一種能夠自主完成浮點(diǎn)數(shù)加/減、乘、除運(yùn)算功能的浮點(diǎn)數(shù)算術(shù)運(yùn)算執(zhí)行控制器,提出了一種基于采用FPGA的并行操作設(shè)計(jì)硬連接的浮點(diǎn)算術(shù)運(yùn)算控制電路及其時(shí)序控制方法,該控制器能夠自動(dòng)選擇運(yùn)算器,調(diào)整內(nèi)部時(shí)序脈沖的時(shí)鐘周期,自主完成操作數(shù)的配置并進(jìn)行浮點(diǎn)數(shù)加/減、乘、法運(yùn)算的功能,運(yùn)算結(jié)果讀到系統(tǒng)數(shù)據(jù)總線;論述了該控制器的電路構(gòu)成和基本原理,分析操作數(shù)配置與運(yùn)算器的選擇,及內(nèi)部時(shí)序脈沖作用下的執(zhí)行過程,應(yīng)用Verilog HDL語言實(shí)現(xiàn)相關(guān)硬件的構(gòu)建和連接;通過仿真綜合測試可知,該控制器的最高頻率可達(dá)132.426M,從輸入端口到輸出端口的延時(shí)數(shù)據(jù)為:最小延時(shí)是5.367ns,最大延時(shí)是18.347ns,耗用的IO輸入輸出端口占總資源的31.45%;并能夠自動(dòng)選擇運(yùn)算器,自主完成相應(yīng)的算術(shù)運(yùn)算。

基于FPGA單指令浮點(diǎn)乘法自主控制器設(shè)計(jì)

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為實(shí)現(xiàn)一種多浮點(diǎn)操作數(shù)乘法運(yùn)算的自主運(yùn)算控制器,提出了一種基于FPGA并行操作的硬連接電路的多浮點(diǎn)數(shù)乘法運(yùn)算控制器及其時(shí)序控制的方法,該控制器對一條多浮點(diǎn)操作數(shù)乘法運(yùn)算指令的命令字和多浮點(diǎn)操作數(shù)連續(xù)寫入并存儲(chǔ),在內(nèi)部時(shí)序脈沖作用下,可以自主完成讀出浮點(diǎn)操作數(shù)執(zhí)行乘法運(yùn)算,寫入存儲(chǔ)多浮點(diǎn)操作數(shù)過程與執(zhí)行乘法運(yùn)算命令的過程能夠并行進(jìn)行;在控制器執(zhí)行乘法運(yùn)算命令過程中,系統(tǒng)可以讀出執(zhí)行命令過程中的中間結(jié)果和最終運(yùn)算結(jié)果;論述了該控制器的電路構(gòu)成和基本原理,分析命令字與多操作數(shù)在內(nèi)部時(shí)序脈沖作用下的執(zhí)行過程,應(yīng)用Verilog HDL語言實(shí)現(xiàn)相關(guān)硬件的構(gòu)建和連接;設(shè)計(jì)完成后通過仿真測試可知,該控制器運(yùn)行的最高頻率為250MHz,從輸入到輸出端口最小延時(shí)是3.185ns,最大延時(shí)是15.336ns,且能夠自主完成浮點(diǎn)數(shù)乘法運(yùn)算。

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