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更新時間:2025.04.05
連接結(jié)構(gòu)設計

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連接結(jié)構(gòu)設計

FPGA連線連接盒中基于信息熵優(yōu)化的結(jié)構(gòu)設計

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連線連接盒(CB)的結(jié)構(gòu)設計是FPGA結(jié)構(gòu)設計中的重要部分,從工程應用的角度提出一種適用于任意可編程開關比例的CB設計方法.首先提出一種新穎的按列移行方法,用于給出特定約束下可編程開關的初始布局;再以可編程開關在CLB輸入引腳上分布的最大信息熵為優(yōu)化目標,利用模擬退火算法得到優(yōu)化的CB結(jié)構(gòu).實驗結(jié)果表明,與其他方法相比,該方法提高了約8%的布通率,并降低了2%~6%的面積延時積.

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