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為實現(xiàn)一種能夠自主完成浮點數(shù)加/減、乘、除運算功能的浮點數(shù)算術(shù)運算執(zhí)行控制器,提出了一種基于采用FPGA的并行操作設(shè)計硬連接的浮點算術(shù)運算控制電路及其時序控制方法,該控制器能夠自動選擇運算器,調(diào)整內(nèi)部時序脈沖的時鐘周期,自主完成操作數(shù)的配置并進行浮點數(shù)加/減、乘、法運算的功能,運算結(jié)果讀到系統(tǒng)數(shù)據(jù)總線;論述了該控制器的電路構(gòu)成和基本原理,分析操作數(shù)配置與運算器的選擇,及內(nèi)部時序脈沖作用下的執(zhí)行過程,應(yīng)用Verilog HDL語言實現(xiàn)相關(guān)硬件的構(gòu)建和連接;通過仿真綜合測試可知,該控制器的最高頻率可達132.426M,從輸入端口到輸出端口的延時數(shù)據(jù)為:最小延時是5.367ns,最大延時是18.347ns,耗用的IO輸入輸出端口占總資源的31.45%;并能夠自動選擇運算器,自主完成相應(yīng)的算術(shù)運算。
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為實現(xiàn)一種能夠自主完成浮點數(shù)加/減、乘、除運算功能的浮點數(shù)算術(shù)運算執(zhí)行控制器,提出了一種基于采用FPGA的并行操作設(shè)計硬連接的浮點算術(shù)運算控制電路及其時序控制方法,該控制器能夠自動選擇運算器,調(diào)整內(nèi)部時序脈沖的時鐘周期,自主完成操作數(shù)的配置并進行浮點數(shù)加/減、乘、法運算的功能,運算結(jié)果讀到系統(tǒng)數(shù)據(jù)總線;論述了該控制器的電路構(gòu)成和基本原理,分析操作數(shù)配置與運算器的選擇,及內(nèi)部時序脈沖作用下的執(zhí)行過程,應(yīng)用Verilog HDL語言實現(xiàn)相關(guān)硬件的構(gòu)建和連接;通過仿真綜合測試可知,該控制器的最高頻率可達132.426M,從輸入端口到輸出端口的延時數(shù)據(jù)為:最小延時是5.367ns,最大延時是18.347ns,耗用的IO輸入輸出端口占總資源的31.45%;并能夠自動選擇運算器,自主完成相應(yīng)的算術(shù)運算。
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