時鐘低擺幅三值雙邊沿低功耗觸發(fā)器的設計

在深入研究能量回收和門控時鐘技術的基礎上,提出了能量回收時鐘發(fā)生器和觸發(fā)器的新型設計方案。該方案在smic0.35μmcmos標準工藝下,利用spectre軟件進行仿真。仿真結果表明,采用能量回收技術后,新型結構的功耗比傳統(tǒng)結構下降約42%;采用門控時鐘技術后,新型結構的功耗比傳統(tǒng)結構下降約65%。

介紹了一種低抖動、快前沿高電壓重復率觸發(fā)器,輸出參數(shù)為:重復率可達100pulse/s,輸出時延約225ns,抖動約1ns,前沿約26ns,脈寬約70ns,高阻負載上電脈沖的峰值可達-40kv,重復率為50pulse/s時,峰值可達-51kv,單次工作時的峰值可達-60kv。該觸發(fā)器主要由控制單元、高壓供電單元與脈沖形成單元構成,脈沖形成單元采用了低電感電容對負載快放電的結構,建立開關為氫閘流管。實驗發(fā)現(xiàn),氫閘流管存在微導通狀態(tài),開關的通道電阻及維持的時間與開關極間的電勢差有關;電勢差越高,通道電阻越小,微導通狀態(tài)維持的時間越長。此外,氫閘流管的導通性能受燈絲加熱電源的影響明顯,當加熱電壓較低時,氫閘流管導通緩慢,延時與抖動較大,當加熱電壓過高時,氫閘流管易于發(fā)生自擊穿。

5-2電平觸發(fā)的觸發(fā)器

利用sqlserver2000數(shù)據(jù)庫自身的觸發(fā)器功能,設計了一種數(shù)據(jù)實時傳輸?shù)姆绞?簡化了網(wǎng)絡通信模塊的程序設計,提高了系統(tǒng)的可擴展性和可維護性。

數(shù)字電路觸發(fā)器詳解

采用當前成熟的兩種抗單粒子翻轉鎖存器構成了主從d觸發(fā)器,在d觸發(fā)器加固設計中引入了時鐘加固技術,對輸出也采用了加固設計。仿真對比顯示本設計的加固效果優(yōu)于國內(nèi)同類設計。

基于斯密特觸發(fā)器精確波形變換特性實現(xiàn)對兩路輸入信號的波形轉換與校正,利用stc5410單片機計算輸出,設計一款簡易數(shù)字相位計,完成對兩路信號相位差的測量,具有測量精度高,成本低,外圍電路簡單等優(yōu)點.

1 第九節(jié)門電路和觸發(fā)器 電子電路通常分模擬電子電路和數(shù)字電子電路兩大類。前面介紹的放大電路屬于第 一類，電路中的工作信號是連續(xù)變化的電信號(模擬信號)。數(shù)字電路的基本工作信號是 二進制的數(shù)字信號，它在時間上和數(shù)值上是離散的，即不是連續(xù)漸變的，而且只有0和 1兩個基本數(shù)字，反映在電路上就是低電平和高電平兩種狀態(tài)。因此在穩(wěn)態(tài)時，電路中 的半導體器件都是工作在開、關狀態(tài)。數(shù)字電路是由幾種最基本的單元電路組成的。在 這些基本單元中，對元件的精度要求不高，只要在工作時能夠可靠地區(qū)分0和1兩種狀 態(tài)就可以了。數(shù)字電路中研究的主要問題是輸入信號的狀態(tài)(0或1)和輸出信號的狀態(tài) (0或1)之間的關系，即所謂邏輯關系，采用的數(shù)學工具是邏輯代數(shù)。 一、邏輯代數(shù)基礎 在邏輯代數(shù)中變量具有二值性，即只有兩個可能的取值“0”和“1”。 （一）基本的邏輯運算 邏輯代數(shù)的基本

容侵技術提供了系統(tǒng)在遭受攻擊的情況下連續(xù)提供服務的能力。容侵系統(tǒng)的根本觸發(fā)點在于根據(jù)監(jiān)控到的服務器運行狀態(tài),提供不同策略的安全保護。借鑒網(wǎng)絡安全問題與生物免疫系統(tǒng)的驚人相似性(兩者都要在不斷變化的環(huán)境中維持系統(tǒng)的穩(wěn)定性),基于人工免疫思想,結合數(shù)據(jù)挖掘技術knn,設計了一個基于免疫分類算法的容侵系統(tǒng)觸發(fā)器,詳細描述了其設計思想、主要算法、工作原理和模塊結構,并對其進行了仿真實驗。相比現(xiàn)有ids主要通過監(jiān)控已知的攻擊方式和手段實現(xiàn)監(jiān)控不同,此系統(tǒng)監(jiān)控服務器自身性能,而與攻擊方式無關。仿真結果表明,該觸發(fā)器可以對其所在的服務器狀態(tài)進行實時地、動態(tài)地監(jiān)控,容侵系統(tǒng)可以根據(jù)該觸發(fā)器所反應出的當前服務器狀態(tài),提供不同級別的服務和執(zhí)行不同策略的安全保護,具有一定的實用價值。

介紹了atmel公司的t5557智能ic卡的特點,提出了一種以cypress公司cy21534控制器為核心的低功耗智能ic卡讀卡器實現(xiàn)方案,詳細介紹了該方案的硬件電路和軟件流程,重點分析了設計中的關鍵問題。

全加器是算術運算的基本單元,提高一位全加器的性能是提高運算器性能的重要途徑之一。首先提出多數(shù)決定邏輯非門的概念和電路設計,然后提出一種基于多數(shù)決定邏輯非門的全加器電路設計。該全加器僅由輸入電容和cmos反向器組成,較少的管子、工作于極低電源電壓、短路電流的消除是該全加器的三個主要特征。對這種新的全加器,用pspice進行了晶體管級模擬。結果顯示,這種新的全加器能正確完成加法器的邏輯功能。

提出六值代數(shù),建立五值電路三要素理論(信號,網(wǎng)絡和負載理論),作為定量研究五值電路的數(shù)學工具。在此基礎上,首先用δ展開法由五值門函數(shù)設計了五值門電路的元件級結構。接著由d觸發(fā)器的特征方程設計了動態(tài)和靜態(tài)五值d觸發(fā)器的二種電路結構。計算機模擬驗證了上述理論和依此理論設計的電路的正確性。

針對磁阻車輛檢測器的功耗進行分析,采用優(yōu)化休眠降耗法、降頻降耗法兩種低功耗方案,有效降低了檢測器功率。

傳統(tǒng)的分支目標緩沖器(btb)每個取指周期都要進行訪問,由于程序中的分支指令只占總指令數(shù)的20%左右,使得大約80%的btb訪問都是無效的.為此,利用程序控制流中分支指令間距固定的特性,提出一種對性能影響極小的btb跳躍訪問算法.在btb中存儲分支指令到運行路徑中下一條分支指令的距離,btb命中后,根據(jù)相應的分支距離來關閉當前分支指令與下一條分支指令之間的btb訪問,以有效地提高訪問效率并降低動態(tài)功耗.該算法在嵌入式處理器中實現(xiàn)時只控制預測跳轉分支指令的btb跳躍訪問,減少了硬件資源的開銷.在硬件模型上進行模擬和綜合后的結果表明,在128分支項的btb中,采用文中算法可以降低72%的動態(tài)功耗,而性能損失僅為0.013%.

用傳統(tǒng)時序邏輯電路設計方法,可實現(xiàn)利用d觸發(fā)器對2n進制循環(huán)碼產(chǎn)生電路的設計。但設計過程較繁瑣,容易出錯。針對上述問題提出了一種利用d觸發(fā)器設計2n進制循環(huán)碼產(chǎn)生電路的簡單方法。

noc(network-on-chip)已經(jīng)逐漸代替片上總線互連,成為片上系統(tǒng)的解決方案,然而迅速增長的功耗將阻礙noc的性能與發(fā)展.從noc的核心部件路由單元入手,在研究了二維mesh下片上網(wǎng)絡路由單元的結構和門控時鐘技術的基礎上,對路由單元功耗最集中的輸入端口采用了模塊級門控時鐘技術進行低功耗設計,通過利用軟件判斷控制門控使能信號來實現(xiàn)受控端口時鐘的通斷.在modelsimseplus6.0環(huán)境下進行路由單元功能仿真,并通過synopsys公司的designcompiler工具給出綜合結果,路由單元工作頻率200mhz,動態(tài)功耗51.0457mw,降低了11.38%.

電子工程科-同步JK觸發(fā)器的原理與特點

mcml電路由于具有高速低擺幅、抗干擾能力強、在高頻下比傳統(tǒng)cmos電路功耗更低等優(yōu)點,越來越受到廣泛關注.通過分析二值mcml電路的設計方法,引入與參考電壓進行比較的思路,設計了一種結構簡單的新型高性能三值d型觸發(fā)器.采用tsmc180nm工藝,使用hspice進行模擬.結果表明,所設計的觸發(fā)器不僅具有正確的邏輯功能,工作頻率達到10ghz,平均d-q延時和pdp也比傳統(tǒng)cmos三值觸發(fā)器有明顯降低,且隨著工作頻率的上升,pdp不斷下降,適合于高速和高工作頻率的應用.

提出了一種用相變器件作為可擦寫存儲單元的具有掉電數(shù)據(jù)保持功能的觸發(fā)器電路.該觸發(fā)器由四部分組成:具有恢復掉電時數(shù)據(jù)的雙置位端觸發(fā)器dff、上電掉電監(jiān)測置位電路(poweron/offreset)、相變存儲單元的讀寫電路(readwrite)和reset/set信號產(chǎn)生電路,使之在掉電時能夠保存數(shù)據(jù),并在上電時完成數(shù)據(jù)恢復.基于0.13μmsmic標準cmos工藝,采用candence軟件對觸發(fā)器進行仿真,掉電速度達到0.15μs/v的情況下,上電時可以在30ns內(nèi)恢復掉電時的數(shù)據(jù)狀態(tài).

傳統(tǒng)施密特型壓控振蕩器存在輸入電壓下限值較高、最高振蕩頻率較低等缺點。針對這兩個問題,文中介紹了一種具有新型充放電電路結構的施密特型壓控振蕩器,并在0.18μm工藝下對電路進行了仿真。結果表明,相對于傳統(tǒng)施密特型壓控振蕩器,新型振蕩器輸入電壓下限值有所下降,且最高振蕩頻率也有明顯提升。

探討了萬能式斷路器欠電壓脫扣器在啟動及工作狀態(tài)時,采用雙繞組線圈和恒流源電路等技術,降低待機狀態(tài)保持線圈工作電流,來實現(xiàn)欠電壓脫扣器在工作狀態(tài)的低功耗設計。該電路設計方案具有高靈敏度、高可靠度及低功耗的特點。

通過對傳統(tǒng)觸發(fā)器結構和旁道攻擊密碼系統(tǒng)原理的研究,提出一種具有抗差分能量攻擊性能的jk觸發(fā)器設計方案。首先,根據(jù)雙軌預充邏輯電路交替處于預充階段與求值階段的特點,結合觸發(fā)器的特征方程,推導出具有抗差分能量攻擊性能的jk觸發(fā)器的狀態(tài)方程;然后,根據(jù)場效應管寬長比對數(shù)據(jù)傳輸速率的影響,采用靈敏放大型邏輯,得到相應的觸發(fā)器電路結構。hspice模擬驗證表明,所設計電路具有正確的邏輯功能。與傳統(tǒng)jk觸發(fā)器比較,該結構具有顯著的抗差分能量攻擊性能。