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更新時間：2025.01.04
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為了保持晶閘管的觸發(fā)脈沖與主回路電源電壓間嚴格的相位關系,提出了一種采用鎖相環(huán)作為時鐘信號源的基于可編程邏輯器(Complex Programmable Logic Device,簡稱CPLD)的晶閘管觸發(fā)脈沖發(fā)生方案,可消除因量化引起的三相觸發(fā)脈沖的不對稱性并簡化CPLD的編程。實驗結(jié)果證明該觸發(fā)方案可靠實用。
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數(shù)字電路觸發(fā)器詳解
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專題概述
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