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為實現(xiàn)一種多浮點操作數(shù)乘法運算的自主運算控制器,提出了一種基于FPGA并行操作的硬連接電路的多浮點數(shù)乘法運算控制器及其時序控制的方法,該控制器對一條多浮點操作數(shù)乘法運算指令的命令字和多浮點操作數(shù)連續(xù)寫入并存儲,在內(nèi)部時序脈沖作用下,可以自主完成讀出浮點操作數(shù)執(zhí)行乘法運算,寫入存儲多浮點操作數(shù)過程與執(zhí)行乘法運算命令的過程能夠并行進行;在控制器執(zhí)行乘法運算命令過程中,系統(tǒng)可以讀出執(zhí)行命令過程中的中間結(jié)果和最終運算結(jié)果;論述了該控制器的電路構(gòu)成和基本原理,分析命令字與多操作數(shù)在內(nèi)部時序脈沖作用下的執(zhí)行過程,應(yīng)用Verilog HDL語言實現(xiàn)相關(guān)硬件的構(gòu)建和連接;設(shè)計完成后通過仿真測試可知,該控制器運行的最高頻率為250MHz,從輸入到輸出端口最小延時是3.185ns,最大延時是15.336ns,且能夠自主完成浮點數(shù)乘法運算。
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一個位用作輸出只能一次,用作條件則可以無限次使用.OUT指令用作輸出只能一次,但是在特定條件下可以雙線圈輸出.
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