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更新時間：2025.01.05
數(shù)字電路實驗報告3

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數(shù)字信號處理實驗 第三次實驗 驗證取樣定理 學(xué) 號：高 超 姓 名：12081311 指導(dǎo)老師：黃怡、楊萌 選課時間：周一 3-5節(jié) 實驗時間： 2014年 11月 10日 1 一． 實驗?zāi)康?驗證奈奎斯特取樣定理。加深對時域取樣后信號頻譜變化的認識。 二． 基本原理 麥奎斯特取樣定理指出：為了使實信號取樣后能夠不失真還原，取樣頻率必須大于信號最高頻率的兩 倍。 若 為有限帶寬的連續(xù)信號，其頻譜為 （ ），以 為取樣間隔對 理想采樣，得到理想取樣 信號 。 的頻譜為 也就是說，一個連續(xù)信號經(jīng)過理想取樣后，它的頻譜將沿著頻率軸，從 開始，每隔一個取樣頻率 重復(fù)出現(xiàn)一次，即頻譜產(chǎn)生周期延拓。 三． 實驗內(nèi)容及實驗結(jié)果 1. 實驗內(nèi)容 （1） 進入：示例 →取樣定理示例。閱讀“定理內(nèi)容”和“定理說明” ；改變?nèi)宇l率 ，觀察圖中取 樣后信號頻譜波形的變化情況； 的取值為 30kHz，40kHz和

數(shù)字電路實驗報告三

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貴州大學(xué)實驗報告 學(xué)院： 計算機科學(xué)與信息學(xué)院 專業(yè)：信息安全 班級：信息 111 姓名 學(xué)號 實驗組 實驗時間 指導(dǎo)教師 成績 實驗項目 名稱 組合邏輯電路的設(shè)計 實 驗 目 的 1.學(xué)習(xí)組合邏輯電路的設(shè)計，進一步了解、熟悉和掌握 Quartus II 的使用方法。 2.學(xué)習(xí) Verilog HDL 的編程方法。 3.學(xué)會使用 Vector Wave 進行波形仿真。 實 驗 儀 器 軟件： Altera Quartus II 9.0 集成開發(fā)環(huán)境 實 驗 步 驟 1.啟動 Quartus II ,建立項目文件并輸入設(shè)計源文件。 2.對設(shè)計文件進行編譯。 3.對設(shè)計文件進行功能仿真并觀察輸入，輸出波形，以驗證邏輯功能是否正確。 4.下載驗證。 實 驗 內(nèi) 容 編寫需設(shè)計的任一組合邏輯電路的 Verilog 代碼并仿真 1、 設(shè)計一個 7 人表決器 要求：（1）若同意的人數(shù)超過半數(shù)時，輸出

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