CPLD/FPGA技術(shù)應(yīng)用

導(dǎo)讀： 本文討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作中取得事半功倍的效果。

FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。

FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日后的設(shè)計(jì)工作，將取得事半功倍的效果！

1、乒乓操作

“乒乓操作”是一個(gè)常常應(yīng)用于數(shù)據(jù)流控制的處理技巧，典型的乒乓操作方法如圖1所示。

乒乓操作的處理流程為：輸入數(shù)據(jù)流通過(guò)“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時(shí)分配到兩個(gè)數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)緩沖模塊可以為任何存儲(chǔ)模塊，比較常用的存儲(chǔ)單元為雙口RAM（DPRAM）、單口RAM（SPRAM）、FIFO等。在第一個(gè)緩沖周期，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”；在第2個(gè)緩沖周期，通過(guò)“輸入數(shù)據(jù)選擇單元”的切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊2”，同時(shí)將“數(shù)據(jù)緩沖模塊1”緩存的第1個(gè)周期數(shù)據(jù)通過(guò)“輸入數(shù)據(jù)選擇單元”的選擇，送到“數(shù)據(jù)流運(yùn)算處理模塊”進(jìn)行運(yùn)算處理；在第3個(gè)緩沖周期通過(guò)“輸入數(shù)據(jù)選擇單元”的再次切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”，同時(shí)將“數(shù)據(jù)緩沖模塊2”緩存的第2個(gè)周期的數(shù)據(jù)通過(guò)“輸入數(shù)據(jù)選擇單元”切換，送到“數(shù)據(jù)流運(yùn)算處理模塊”進(jìn)行運(yùn)算處理。如此循環(huán)。

乒乓操作的最大特點(diǎn)是通過(guò)“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”按節(jié)拍、相互配合的切換，將經(jīng)過(guò)緩沖的數(shù)據(jù)流沒(méi)有停頓地送到“數(shù)據(jù)流運(yùn)算處理模塊”進(jìn)行運(yùn)算與處理。把乒乓操作模塊當(dāng)做一個(gè)整體，站在這個(gè)模塊的兩端看數(shù)據(jù)，輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不斷的，沒(méi)有任何停頓，因此非常適合對(duì)數(shù)據(jù)流進(jìn)行流水線式處理。所以乒乓操作常常應(yīng)用于流水線式算法，完成數(shù)據(jù)的無(wú)縫緩沖與處理。

乒乓操作的第二個(gè)優(yōu)點(diǎn)是可以節(jié)約緩沖區(qū)空間。比如在WCDMA基帶應(yīng)用中，1個(gè)幀是由15個(gè)時(shí)隙組成的，有時(shí)需要將1整幀的數(shù)據(jù)延時(shí)一個(gè)時(shí)隙后處理，比較直接的辦法是將這幀數(shù)據(jù)緩存起來(lái)，然后延時(shí)1個(gè)時(shí)隙進(jìn)行處理。這時(shí)緩沖區(qū)的長(zhǎng)度是1整幀數(shù)據(jù)長(zhǎng)，假設(shè)數(shù)據(jù)速率是3.84Mbps，1幀長(zhǎng)10ms，則此時(shí)需要緩沖區(qū)長(zhǎng)度是38400位。如果采用乒乓操作，只需定義兩個(gè)能緩沖1個(gè)時(shí)隙數(shù)據(jù)的RAM（單口RAM即可）。

當(dāng)向一塊RAM寫(xiě)數(shù)據(jù)的時(shí)候，從另一塊RAM讀數(shù)據(jù)，然后送到處理單元處理，此時(shí)每塊RAM的容量?jī)H需2560位即可，2塊RAM加起來(lái)也只有5120位的容量。

另外，巧妙運(yùn)用乒乓操作還可以達(dá)到用低速模塊處理高速數(shù)據(jù)流的效果。如圖2所示，數(shù)據(jù)緩沖模塊采用了雙口RAM，并在DPRAM后引入了一級(jí)數(shù)據(jù)預(yù)處理模塊，這個(gè)數(shù)據(jù)預(yù)處理可以根據(jù)需要的各種數(shù)據(jù)運(yùn)算，比如在WCDMA設(shè)計(jì)中，對(duì)輸入數(shù)據(jù)流的解擴(kuò)、解擾、去旋轉(zhuǎn)等。假設(shè)端口A的輸入數(shù)據(jù)流的速率為100Mbps，乒乓操作的緩沖周期是10ms。以下分析各個(gè)節(jié)點(diǎn)端口的數(shù)據(jù)速率。

A端口處輸入數(shù)據(jù)流速率為100Mbps，在第1個(gè)緩沖周期10ms內(nèi)，通過(guò)“輸入數(shù)據(jù)選擇單元”，從B1到達(dá)DPRAM1。B1的數(shù)據(jù)速率也是100Mbps，DPRAM1要在10ms內(nèi)寫(xiě)入1Mb數(shù)據(jù)。同理，在第2個(gè)10ms，數(shù)據(jù)流被切換到DPRAM2，端口B2的數(shù)據(jù)速率也是100Mbps，DPRAM2在第2個(gè)10ms被寫(xiě)入1Mb數(shù)據(jù)。在第3個(gè)10ms，數(shù)據(jù)流又切換到DPRAM1，DPRAM1被寫(xiě)入1Mb數(shù)據(jù)。

仔細(xì)分析就會(huì)發(fā)現(xiàn)到第3個(gè)緩沖周期時(shí)，留給DPRAM1讀取數(shù)據(jù)并送到“數(shù)據(jù)預(yù)處理模塊1”的時(shí)間一共是20ms。有的工程師困惑于DPRAM1的讀數(shù)時(shí)間為什么是20ms，這個(gè)時(shí)間是這樣得來(lái)的：首先，在在第2個(gè)緩沖周期向DPRAM2寫(xiě)數(shù)據(jù)的10ms內(nèi)，DPRAM1可以進(jìn)行讀操作；

在第1個(gè)緩沖周期的第5ms起（絕對(duì)時(shí)間為5ms時(shí)刻），DPRAM1就可以一邊向500K以后的地址寫(xiě)數(shù)據(jù)，一邊從地址0讀數(shù)，到達(dá)10ms時(shí)，DPRAM1剛好寫(xiě)完了1Mb數(shù)據(jù)，并且讀了500K數(shù)據(jù)，這個(gè)緩沖時(shí)間內(nèi)DPRAM1讀了5ms；在第3個(gè)緩沖周期的第5ms起（絕對(duì)時(shí)間為35ms時(shí)刻），同理可以一邊向500K以后的地址寫(xiě)數(shù)據(jù)一邊從地址0讀數(shù)，又讀取了5個(gè)ms，所以截止DPRAM1第一個(gè)周期存入的數(shù)據(jù)被完全覆蓋以前，DPRAM1最多可以讀取20ms時(shí)間，而所需讀取的數(shù)據(jù)為1Mb，所以端口C1的數(shù)據(jù)速率為：1Mb/20ms=50Mbps。因此，“數(shù)據(jù)預(yù)處理模塊1”的最低數(shù)據(jù)吞吐能力也僅僅要求為50Mbps。同理，“數(shù)據(jù)預(yù)處理模塊2”的最低數(shù)據(jù)吞吐能力也僅僅要求為50Mbps。換言之，通過(guò)乒乓操作，“數(shù)據(jù)預(yù)處理模塊”的時(shí)序壓力減輕了，所要求的數(shù)據(jù)處理速率僅僅為輸入數(shù)據(jù)速率的1/2。

通過(guò)乒乓操作實(shí)現(xiàn)低速模塊處理高速數(shù)據(jù)的實(shí)質(zhì)是：通過(guò)DPRAM這種緩存單元實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，并行用“數(shù)據(jù)預(yù)處理模塊1”和“數(shù)據(jù)預(yù)處理模塊2”處理分流的數(shù)據(jù)，是面積與速度互換原則的體現(xiàn)！

2、串并轉(zhuǎn)換設(shè)計(jì)技巧

串并轉(zhuǎn)換是FPGA設(shè)計(jì)的一個(gè)重要技巧，它是數(shù)據(jù)流處理的常用手段，也是面積與速度互換思想的直接體現(xiàn)。

串并轉(zhuǎn)換的實(shí)現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)的排序和數(shù)量的要求，可以選用寄存器、RAM等實(shí)現(xiàn)。前面在乒乓操作的圖例中，就是通過(guò)DPRAM實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，而且由于使用了DPRAM，數(shù)據(jù)的緩沖區(qū)可以開(kāi)得很大，對(duì)于數(shù)量比較小的設(shè)計(jì)可以采用寄存器完成串并轉(zhuǎn)換。如無(wú)特殊需求，應(yīng)該用同步時(shí)序設(shè)計(jì)完成串并之間的轉(zhuǎn)換。比如數(shù)據(jù)從串行到并行，數(shù)據(jù)排列順序是高位在前，可以用下面的編碼實(shí)現(xiàn)：

prl_temp《={prl_temp，srl_in};

其中，prl_temp是并行輸出緩存寄存器，srl_in是串行數(shù)據(jù)輸入。

對(duì)于排列順序有規(guī)定的串并轉(zhuǎn)換，可以用case語(yǔ)句判斷實(shí)現(xiàn)。對(duì)于復(fù)雜的串并轉(zhuǎn)換，還可以用狀態(tài)機(jī)實(shí)現(xiàn)。串并轉(zhuǎn)換的方法比較簡(jiǎn)單，在此不必贅述。

3、流水線操作設(shè)計(jì)思想

首先需要聲明的是，這里所講述的流水線是指一種處理流程和順序操作的設(shè)計(jì)思想，并非FPGA、ASIC設(shè)計(jì)中優(yōu)化時(shí)序所用的“Pipelining”。

流水線處理是高速設(shè)計(jì)中的一個(gè)常用設(shè)計(jì)手段。如果某個(gè)設(shè)計(jì)的處理流程分為若干步驟，而且整個(gè)數(shù)據(jù)處理是“單流向”的，即沒(méi)有反饋或者迭代運(yùn)算，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以考慮采用流水線設(shè)計(jì)方法來(lái)提高系統(tǒng)的工作頻率。

流水線設(shè)計(jì)的結(jié)構(gòu)示意圖如圖3所示。其基本結(jié)構(gòu)為：將適當(dāng)劃分的n個(gè)操作步驟單流向串聯(lián)起來(lái)。流水線操作的最大特點(diǎn)和要求是，數(shù)據(jù)流在各個(gè)步驟的處理從時(shí)間上看是連續(xù)的，如果將每個(gè)操作步驟簡(jiǎn)化假設(shè)為通過(guò)一個(gè)D觸發(fā)器（就是用寄存器打一個(gè)節(jié)拍），那么流水線操作就類(lèi)似一個(gè)移位寄存器組，數(shù)據(jù)流依次流經(jīng)D觸發(fā)器，完成每個(gè)步驟的操作。流水線設(shè)計(jì)時(shí)序如圖4所示。

流水線設(shè)計(jì)的一個(gè)關(guān)鍵在于整個(gè)設(shè)計(jì)時(shí)序的合理安排，要求每個(gè)操作步驟的劃分合理。如果前級(jí)操作時(shí)間恰好等于后級(jí)的操作時(shí)間，設(shè)計(jì)最為簡(jiǎn)單，前級(jí)的輸出直接匯入后級(jí)的輸入即可；如果前級(jí)操作時(shí)間大于后級(jí)的操作時(shí)間，則需要對(duì)前級(jí)的輸出數(shù)據(jù)適當(dāng)緩存才能匯入到后級(jí)輸入端；如果前級(jí)操作時(shí)間恰好小于后級(jí)的操作時(shí)間，則必須通過(guò)復(fù)制邏輯，將數(shù)據(jù)流分流，或者在前級(jí)對(duì)數(shù)據(jù)采用存儲(chǔ)、后處理方式，否則會(huì)造成后級(jí)數(shù)據(jù)溢出。

在WCDMA設(shè)計(jì)中經(jīng)常使用到流水線處理的方法，如RAKE接收機(jī)、搜索器、前導(dǎo)捕獲等。流水線處理方式之所以頻率較高，是因?yàn)閺?fù)制了處理模塊，它是面積換取速度思想的又一種具體體現(xiàn)。

4、數(shù)據(jù)接口的同步方法

數(shù)據(jù)接口的同步是FPGA/CPLD設(shè)計(jì)的一個(gè)常見(jiàn)問(wèn)題，也是一個(gè)重點(diǎn)和難點(diǎn)，很多設(shè)計(jì)不穩(wěn)定都是源于數(shù)據(jù)接口的同步有問(wèn)題。

在電路圖設(shè)計(jì)階段，一些工程師手工加入BUFT或者非門(mén)調(diào)整數(shù)據(jù)延遲，從而保證本級(jí)模塊的時(shí)鐘對(duì)上級(jí)模塊數(shù)據(jù)的建立、保持時(shí)間要求。還有一些工程師為了有穩(wěn)定的采樣，生成了很多相差90度的時(shí)鐘信號(hào)，時(shí)而用正沿打一下數(shù)據(jù)，時(shí)而用負(fù)沿打一下數(shù)據(jù)，用以調(diào)整數(shù)據(jù)的采樣位置。這兩種做法都十分不可取，因?yàn)橐坏┬酒聯(lián)Q代或者移植到其它芯片組的芯片上，采樣實(shí)現(xiàn)必須從新設(shè)計(jì)。而且，這兩種做法造成電路實(shí)現(xiàn)的余量不夠，一旦外界條件變換（比如溫度升高），采樣時(shí)序就有可能完全紊亂，造成電路癱瘓。

下面簡(jiǎn)單介紹幾種不同情況下數(shù)據(jù)接口的同步方法：

1. 輸入、輸出的延時(shí)（芯片間、PCB布線、一些驅(qū)動(dòng)接口元件的延時(shí)等）不可測(cè)，或者有可能變動(dòng)的條件下，如何完成數(shù)據(jù)同步？

對(duì)于數(shù)據(jù)的延遲不可測(cè)或變動(dòng)，就需要建立同步機(jī)制，可以用一個(gè)同步使能或同步指示信號(hào)。另外，使數(shù)據(jù)通過(guò)RAM或者FIFO的存取，也可以達(dá)到數(shù)據(jù)同步目的。

把數(shù)據(jù)存放在RAM或FIFO的方法如下：將上級(jí)芯片提供的數(shù)據(jù)隨路時(shí)鐘作為寫(xiě)信號(hào)，將數(shù)據(jù)寫(xiě)入RAM或者FIFO，然后使用本級(jí)的采樣時(shí)鐘（一般是數(shù)據(jù)處理的主時(shí)鐘）將數(shù)據(jù)讀出來(lái)即可。這種做法的關(guān)鍵是數(shù)據(jù)寫(xiě)入RAM或者FIFO要可靠，如果使用同步RAM或者FIFO，就要求應(yīng)該有一個(gè)與數(shù)據(jù)相對(duì)延遲關(guān)系固定的隨路指示信號(hào)，這個(gè)信號(hào)可以是數(shù)據(jù)的有效指示，也可以是上級(jí)模塊將數(shù)據(jù)打出來(lái)的時(shí)鐘。對(duì)于慢速數(shù)據(jù)，也可以采樣異步RAM或者FIFO，但是不推薦這種做法。

數(shù)據(jù)是有固定格式安排的，很多重要信息在數(shù)據(jù)的起始位置，這種情況在通信系統(tǒng)中非常普遍。通訊系統(tǒng)中，很多數(shù)據(jù)是按照“幀”組織的。而由于整個(gè)系統(tǒng)對(duì)時(shí)鐘要求很高，常常專(zhuān)門(mén)設(shè)計(jì)一塊時(shí)鐘板完成高精度時(shí)鐘的產(chǎn)生與驅(qū)動(dòng)。而數(shù)據(jù)又是有起始位置的，如何完成數(shù)據(jù)的同步，并發(fā)現(xiàn)數(shù)據(jù)的“頭”呢？

數(shù)據(jù)的同步方法完全可以采用上面的方法，采用同步指示信號(hào)，或者使用RAM、FIFO緩存一下。

找到數(shù)據(jù)頭的方法有兩種，第一種很簡(jiǎn)單，隨路傳輸一個(gè)數(shù)據(jù)起始位置的指示信號(hào)即可，對(duì)于有些系統(tǒng)，特別是異步系統(tǒng)，則常常在數(shù)據(jù)中插入一段同步碼（比如訓(xùn)練序列），接收端通過(guò)狀態(tài)機(jī)檢測(cè)到同步碼后就能發(fā)現(xiàn)數(shù)據(jù)的“頭”了，這種做法叫做“盲檢測(cè)”。

上級(jí)數(shù)據(jù)和本級(jí)時(shí)鐘是異步的，也就是說(shuō)上級(jí)芯片或模塊和本級(jí)芯片或模塊的時(shí)鐘是異步時(shí)鐘域的。

前面在輸入數(shù)據(jù)同步化中已經(jīng)簡(jiǎn)單介紹了一個(gè)原則：如果輸入數(shù)據(jù)的節(jié)拍和本級(jí)芯片的處理時(shí)鐘同頻，可以直接用本級(jí)芯片的主時(shí)鐘對(duì)輸入數(shù)據(jù)寄存器采樣，完成輸入數(shù)據(jù)的同步化；如果輸入數(shù)據(jù)和本級(jí)芯片的處理時(shí)鐘是異步的，特別是頻率不匹配的時(shí)候，則只有用處理時(shí)鐘對(duì)輸入數(shù)據(jù)做兩次寄存器采樣，才能完成輸入數(shù)據(jù)的同步化。需要說(shuō)明的是，用寄存器對(duì)異步時(shí)鐘域的數(shù)據(jù)進(jìn)行兩次采樣，其作用是有效防止亞穩(wěn)態(tài)（數(shù)據(jù)狀態(tài)不穩(wěn)定）的傳播，使后級(jí)電路處理的數(shù)據(jù)都是有效電平。但是這種做法并不能保證兩級(jí)寄存器采樣后的數(shù)據(jù)是正確的電平，這種方式處理一般都會(huì)產(chǎn)生一定數(shù)量的錯(cuò)誤電平數(shù)據(jù)。所以僅僅適用于對(duì)少量錯(cuò)誤不敏感的功能單元。

為了避免異步時(shí)鐘域產(chǎn)生錯(cuò)誤的采樣電平，一般使用RAM、FIFO緩存的方法完成異步時(shí)鐘域的數(shù)據(jù)轉(zhuǎn)換。最常用的緩存單元是DPRAM，在輸入端口使用上級(jí)時(shí)鐘寫(xiě)數(shù)據(jù)，在輸出端口使用本級(jí)時(shí)鐘讀數(shù)據(jù)，這樣就非常方便的完成了異步時(shí)鐘域之間的數(shù)據(jù)交換。

2. 設(shè)計(jì)數(shù)據(jù)接口同步是否需要添加約束？

建議最好添加適當(dāng)?shù)募s束，特別是對(duì)于高速設(shè)計(jì)，一定要對(duì)周期、建立、保持時(shí)間等添加相應(yīng)的約束。

這里附加約束的作用有兩點(diǎn)：

a. 提高設(shè)計(jì)的工作頻率，滿足接口數(shù)據(jù)同步要求。通過(guò)附加周期、建立時(shí)間、保持時(shí)間等約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率，滿足接口數(shù)據(jù)同步要求。

b. 獲得正確的時(shí)序分析報(bào)告。幾乎所有的FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類(lèi)工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而對(duì)設(shè)計(jì)的性能做出評(píng)估。靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具輸出正確的時(shí)序分析報(bào)告。

Xilinx和數(shù)據(jù)接口相關(guān)的常用約束有Period、OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和OFFSET_OUT_AFTER等；Altera與數(shù)據(jù)接口相關(guān)的常用約束有Period、tsu、tH、tco等。

內(nèi)容簡(jiǎn)介

CPLD/FPGA是目前應(yīng)用最為廣泛的兩種可編程專(zhuān)用集成電路（ASIC），特別適合于產(chǎn)品的樣品開(kāi)發(fā)與小批量生產(chǎn)。本書(shū)從現(xiàn)代電子系統(tǒng)設(shè)計(jì)的角度出發(fā)，以全球著名的可編程邏輯器件供應(yīng)商Xilinx公司的產(chǎn)品為背景，系統(tǒng)全面地介紹該公司的CPLD/FPGA產(chǎn)品的結(jié)構(gòu)原理、性能特點(diǎn)、設(shè)計(jì)方法以及相應(yīng)的EDA工具軟件，重點(diǎn)介紹CPLD/FPGA在數(shù)字系統(tǒng)設(shè)計(jì)、數(shù)字通信與數(shù)字信號(hào)處理等領(lǐng)域中的應(yīng)用。本書(shū)內(nèi)容新穎

目錄

第1章 可編程ASIC與EDA技術(shù)

第2章 Xilinx CPLD系列器件

第3章 Xilinx FPGA系列器件

第4章 CPLD/FPGA的邊界掃描測(cè)試

第5章 Xilinx Foundation應(yīng)用基礎(chǔ)

第6章 Foundation高級(jí)應(yīng)用

第7章 VHDL語(yǔ)言簡(jiǎn)介

第8章 CPLD/FPGA在數(shù)字系統(tǒng)設(shè)計(jì)中的應(yīng)用

第9章 CPLD/FPGA在通信領(lǐng)域的應(yīng)用

第10章 CPLD/FPGA在DSP領(lǐng)域的應(yīng)用

第11章 CPLD/FPGA在微機(jī)系統(tǒng)領(lǐng)域的應(yīng)用

附錄 GW48型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用介紹

參考文獻(xiàn)

下載鏈接：