可編程器件技術(shù)原理與開發(fā)應(yīng)用"十一五"基本信息

書名 可編程器件技術(shù)原理與開發(fā)應(yīng)用 "十一五" 作者 趙曙光
ISBN 978-7-5606-2541-6 定價(jià) 35.7元
出版社 西安電子科技大學(xué)出版社 出版時(shí)間 2013-07

第1章 可編程器件原理與應(yīng)用概述 1

1.1 可編程器件的地位與作用 1

1.1.1 電路的分類與特點(diǎn) 1

1.1.2 集成電路的發(fā)展與分類 2

1.1.3 可編程器件的作用與優(yōu)勢(shì) 3

1.2 可編程器件的分類與特點(diǎn) 5

1.2.1 可編程器件的分類 5

1.2.2 可編程邏輯器件的發(fā)展與分類 6

1.2.3 主要可編程器件廠商掃描 9

1.3 可編程器件的技術(shù)基礎(chǔ) 16

1.3.1 現(xiàn)場可編程技術(shù) 16

1.3.2 邊界掃描測(cè)試與在系統(tǒng)可配置技術(shù) 19

1.3.3 嵌入式邏輯分析技術(shù) 24

1.4 可編程器件的開發(fā)方法 28

1.4.1 電子設(shè)計(jì)自動(dòng)化的產(chǎn)生與發(fā)展 28

1.4.2 現(xiàn)代電子設(shè)計(jì)的流程和方法 32

1.4.3 可編程器件的開發(fā)流程 34

第2章 可編程模擬(混合)器件概述 37

2.1 可編程模擬(混合)器件的價(jià)值與作用 37

2.2 可編程模擬器件的基本原理 39

2.2.1 可編程模擬器件的組成 39

2.2.2 可編程模擬器件的分類 40

2.2.3 可編程模擬器件的設(shè)計(jì)流程 41

2.3 可編程模擬器件的支撐技術(shù) 44

2.4 主要可編程模擬器件系列簡介 52

2.4.1 IMP公司EPAC系列器件 52

2.4.2 Motorola公司MPAA系列器件 53

2.4.3 FAS公司TRAC系列器件 56

2.4.4 Lattice公司ispPAC系列器件 57

2.4.5 Anadigm公司dpASP系列器件 60

2.5 主要可編程混合器件系列簡介 65

2.5.1 SIDSA公司FIPSOC系列器件 65

2.5.2 Cypress公司PSoC系列器件 68

2.5.3 Actel公司Fusion系列器件 72

第3章 Altera可編程邏輯系列器件 79

3.1 概述 79

3.2 MAX架構(gòu)及器件系列 81

3.2.1 概述 81

3.2.2 MAX 7000系列器件概述 82

3.2.3 MAX 7000系列器件結(jié)構(gòu) 84

3.2.4 MAX 7000系列器件配置要點(diǎn) 88

3.3 MAX Ⅱ系列器件簡介 89

3.4 FLEX架構(gòu)及器件系列 94

3.4.1 概述 94

3.4.2 FLEX 10K系列器件概述 95

3.4.3 FLEX 10K系列器件結(jié)構(gòu) 97

3.4.4 FLEX 10K系列器件特性與設(shè)定 103

3.5 APEX架構(gòu)及器件系列 104

3.5.1 概述 104

3.5.2 APEX 20K系列器件概述 106

3.5.3 APEX 20K系列器件結(jié)構(gòu) 108

3.6 Cyclone架構(gòu)及器件系列簡介 114

3.6.1 Cyclone器件系列簡介 114

3.6.2 Cyclone Ⅱ器件系列簡介 120

3.7 Stratix架構(gòu)及器件系列簡介 122

3.7.1 Stratix器件系列簡介 122

3.7.2 Stratix Ⅱ器件系列簡介 127

3.8 Stratix GX架構(gòu)及器件系列簡介 131

3.8.1 Stratix GX器件系列簡介 132

3.8.2 Stratix Ⅱ GX器件系列簡介 136

第4章 Altera可編程邏輯器件開發(fā)軟件及開發(fā)實(shí)例 139

4.1 概述 139

4.2 Quartus Ⅱ軟件及其使用 140

4.2.1 概述 140

4.2.2 安裝 141

4.2.3 設(shè)計(jì)流程 143

4.2.4 設(shè)計(jì)項(xiàng)目的輸入 150

4.2.5 設(shè)計(jì)項(xiàng)目的編譯 166

4.2.6 設(shè)計(jì)項(xiàng)目的仿真驗(yàn)證 172

4.2.7 時(shí)序分析 176

4.2.8 器件編程 179

4.2.9 基于SignalTapⅡ的硬件測(cè)試和調(diào)試 182

4.3 開發(fā)應(yīng)用綜合實(shí)例 187

4.3.1 簡易頻率計(jì) 187

4.3.2 八音電子琴 190

4.3.3 簡易樂曲自動(dòng)演奏器 192

第5章 Lattice新型可編程邏輯器件 194

5.1 概述 194

5.2 CPLD器件系列簡介 194

5.3 FPGA器件系列簡介 202

5.4 FPSC器件系列簡介 205

5.5 關(guān)鍵技術(shù)及其原理簡介 207

5.5.1 sysIO緩沖器 207

5.5.2 sysCLOCK電路 208

5.5.3 ispXP技術(shù) 209

5.5.4 sysDDR接口電路 210

5.5.5 sysDSP塊 211

5.5.6 sysHSI SERDES技術(shù) 212

5.5.7 ispLeverCORE IP核 213

第6章 Lattice可編程邏輯器件開發(fā)軟件 214

6.1 ispLEVER簡介 214

6.1.1 概述 214

6.1.2 配置選項(xiàng) 215

6.1.3 安裝 216

6.2 項(xiàng)目管理器 219

6.2.1 基本界面 219

6.2.2 基本操作 222

6.3 設(shè)計(jì)流程 227

6.4 原理圖設(shè)計(jì)描述與輸入 230

6.4.1 概述 230

6.4.2 使用原理圖編輯器 231

6.4.3 使用層次化導(dǎo)引器 239

6.4.4 使用符號(hào)編輯器 241

6.4.5 使用庫管理器 244

6.4.6 導(dǎo)入EDIF網(wǎng)表 246

6.5 HDL設(shè)計(jì)描述與輸入 246

6.5.1 ABEL-HDL設(shè)計(jì)基礎(chǔ) 247

6.5.2 HDL測(cè)試向量的編制方法 255

6.5.3 HDL設(shè)計(jì)文件輸入方法 263

6.6 原理圖與HDL混合描述與輸入 265

6.6.1 原理圖與HDL混合描述方法 265

6.6.2 混合描述設(shè)計(jì)實(shí)例 266

6.7 設(shè)計(jì)編譯/綜合與仿真 272

6.7.1 設(shè)計(jì)編譯/綜合 272

6.7.2 設(shè)計(jì)仿真概述 274

6.7.3 LLS仿真方法 275

6.7.4 ModelSim仿真 280

6.7.5 測(cè)試向量的圖形化描述方法 282

6.8 設(shè)計(jì)實(shí)現(xiàn) 284

6.8.1 基于CPLD/ispXPLD器件的設(shè)計(jì)實(shí)現(xiàn) 286

6.8.2 基于ispXPGA器件的設(shè)計(jì)實(shí)現(xiàn) 289

6.8.3 基于FPGA器件的設(shè)計(jì)實(shí)現(xiàn) 292

6.8.4 設(shè)計(jì)優(yōu)化方法 300

6.9 設(shè)計(jì)驗(yàn)證 308

6.9.1 靜態(tài)時(shí)序分析概述 308

6.9.2 Performance Analyst使用要點(diǎn) 310

6.10 在系統(tǒng)器件編程 315

6.10.1 ISP編程的硬件連接 315

6.10.2 ispVM System簡介 317

6.10.3 ispVM System使用要點(diǎn) 317

第7章 硬件描述語言VHDL初步 326

7.1 概述 326

7.2 VHDL設(shè)計(jì)文件的基本結(jié)構(gòu) 328

7.2.1 初識(shí)VHDL 328

7.2.2 實(shí)體和結(jié)構(gòu)體 331

7.2.3 配置 332

7.2.4 程序包和庫 334

7.3 對(duì)象、類型和屬性 337

7.3.1 對(duì)象 337

7.3.2 數(shù)據(jù)類型 337

7.3.3 VHDL的屬性 340

7.4 VHDL的功能描述方法 343

7.4.1 并行描述語句 343

7.4.2 順序描述語句 350

7.5 VHDL的結(jié)構(gòu)描述方法 354

7.6 過程和函數(shù) 358

7.7 常用單元電路的設(shè)計(jì)實(shí)例 363

7.7.1 組合電路 363

7.7.2 時(shí)序電路 366

參考文獻(xiàn) 382

可編程器件技術(shù)原理與開發(fā)應(yīng)用"十一五"造價(jià)信息

市場價(jià) 信息價(jià) 詢價(jià)
材料名稱 規(guī)格/型號(hào) 市場價(jià)
（除稅）		 工程建議價(jià)
（除稅）		 行情 品牌 單位 稅率 供應(yīng)商 報(bào)價(jià)日期
可編程器 PLC 查看價(jià)格 查看價(jià)格

套 13% 廣東匯綠實(shí)驗(yàn)室設(shè)備科技有限公司
PLC可編程控制器 FX3U-80MR/ES-A 查看價(jià)格 查看價(jià)格

臺(tái) 13% 廣西通能電氣有限公司(玉林市廠商期刊)
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臺(tái) 13% 廣西通能電氣有限公司(玉林市廠商期刊)
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地址碼編程器 AD501 查看價(jià)格 查看價(jià)格

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軟件開發(fā) 與現(xiàn)有的平 臺(tái)標(biāo)準(zhǔn)開發(fā)軟件,實(shí)現(xiàn) 違法圖片、卡口圖片、 視頻信號(hào)、流量統(tǒng)計(jì)等 接入,與現(xiàn)有的后臺(tái)軟 件的標(biāo)準(zhǔn)接口開發(fā)、遠(yuǎn) 程維護(hù)標(biāo)準(zhǔn)接口開發(fā) 查看價(jià)格 查看價(jià)格

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軟件開發(fā) 1、名稱:軟件開發(fā) 2、說明:與現(xiàn)有后臺(tái)軟件的標(biāo)準(zhǔn)接口開發(fā),遠(yuǎn)程維護(hù)標(biāo)準(zhǔn)接口開發(fā) 查看價(jià)格 查看價(jià)格

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材料名稱 規(guī)格/型號(hào) 除稅
信息價(jià)		 含稅
信息價(jià)		 行情 品牌 單位 稅率 地區(qū)/時(shí)間
火災(zāi)報(bào)警控制器集成應(yīng)用編程接口 GST-OOM 查看價(jià)格 查看價(jià)格

套 茂名市2009年6月信息價(jià)
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火災(zāi)報(bào)警控制器集成應(yīng)用編程接口 GST-API 查看價(jià)格 查看價(jià)格

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可編程器 PLC|7套 1 查看價(jià)格 廣東匯綠實(shí)驗(yàn)室設(shè)備科技有限公司 安徽  蚌埠市 2016-03-28
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可編程教育無人機(jī) 詳見線下技術(shù)要求文件|5架 2 查看價(jià)格 溫州貝爾教儀有限公司 廣東   2022-05-24

本書內(nèi)容包括:可編程器件的地位與作用、分類與特點(diǎn)、技術(shù)基礎(chǔ)以及基于電子設(shè)計(jì)自動(dòng)化(EDA)的可編程器件的開發(fā)流程和方法;可編程模擬(混合)器件的價(jià)值與作用、基本原理、支撐技術(shù)和主流系列，包括Lattice公司ispPAC系列、Anadigm公司dpASP系列、Cypress公司PSoC系列和Actel公司Fusion系列等。Altera公司新型可編程邏輯器件的架構(gòu)、特點(diǎn)和原理;Altera可編程邏輯器件開發(fā)軟件Quartus Ⅱ及開發(fā)實(shí)例;Lattice公司新型可編程邏輯器件的架構(gòu)、特點(diǎn)和原理;Lattice可編程邏輯器件開發(fā)軟件ispLEVER的使用詳解;硬件描述語言VHDL的語法要點(diǎn)、設(shè)計(jì)方法與實(shí)例。

本書內(nèi)容全、取材新、注重基礎(chǔ)、面向應(yīng)用、深入淺出、循序漸進(jìn)，既可作為相關(guān)專業(yè)本科生、研究生的教材和參考書，又可作為工程技術(shù)人員的自學(xué)參考書和技術(shù)手冊(cè)。

可編程器件技術(shù)原理與開發(fā)應(yīng)用"十一五"常見問題

可編程器件技術(shù)原理與開發(fā)應(yīng)用"十一五"文獻(xiàn)

在系統(tǒng)可編程模擬器件原理及其應(yīng)用 在系統(tǒng)可編程模擬器件原理及其應(yīng)用

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在系統(tǒng)可編程模擬器件原理及其應(yīng)用

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用大規(guī)模可編程邏輯器件實(shí)現(xiàn)濕度檢測(cè) 用大規(guī)?？删幊踢壿嬈骷?shí)現(xiàn)濕度檢測(cè)

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本文闡述了用CPLD實(shí)現(xiàn)濕度檢測(cè)的系統(tǒng)設(shè)計(jì)要求、設(shè)計(jì)思路,給出系統(tǒng)框圖,并對(duì)CPLD芯片進(jìn)行模塊劃分,即控制模塊、計(jì)算模塊、顯示模塊,運(yùn)用VHDL語言對(duì)上述3個(gè)模塊進(jìn)行硬件描述,將程序編譯后進(jìn)行仿真,結(jié)合仿真圖說明程序設(shè)計(jì)的正確性。

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《可編程器件技術(shù)原理與開發(fā)應(yīng)用》講述可編程器件的地位與作用、分類與特點(diǎn)、技術(shù)基礎(chǔ)以及基于電子設(shè)計(jì)自動(dòng)化(EDA)的可編程器件的開發(fā)流程和方法;可編程模擬(混合)器件的價(jià)值與作用、基本原理、支撐技術(shù)和主流系列，包括Lattice公司ispPAC系列、Anadigm公司dpASP系列、Cypress公司PSoC系列和Actel公司Fusion系列等。Altera公司新型可編程邏輯器件的架構(gòu)、特點(diǎn)和原理;Altera可編程邏輯器件開發(fā)軟件QuartusⅡ及開發(fā)實(shí)例;Lattice公司新型可編程邏輯器件的架構(gòu)、特點(diǎn)和原理;Lattice可編程邏輯器件開發(fā)軟件ispLEVER的使用詳解;硬件描述語言VHDL的語法要點(diǎn)、設(shè)計(jì)方法與實(shí)例。

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"聯(lián)"指的是同一個(gè)開關(guān)面板上有幾個(gè)開關(guān)按鈕。

"控"指的是其中開關(guān)按鈕的控制方式，一般分為:"單控"和"雙控"兩種。

"單聯(lián)單控"指的是一個(gè)按鈕控制一組燈源。

"雙聯(lián)單控"指的是一個(gè)開關(guān)面板上有兩按鈕，分別控制兩組燈具。比如有兩側(cè)樓梯的走廊燈的控制等。

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第1章 可編程器件原理與應(yīng)用概述

1.1 可編程器件的地位與作用

1.1.1 電路的分類與特點(diǎn)

1.1.2 集成電路的發(fā)展與分類

1.1.3 可編程器件的作用與優(yōu)勢(shì)

1.2 可編程器件的分類與特點(diǎn)

1.2.1 可編程器件的分類

1.2.2 可編程邏輯器件的發(fā)展與分類

1.2.3 主要可編程器件廠商掃描

1.3 可編程器件的技術(shù)基礎(chǔ)

1.3.1 現(xiàn)場可編程技術(shù)

1.3.2 邊界掃描測(cè)試與在系統(tǒng)可配置技術(shù)

1.3.3 嵌入式邏輯分析技術(shù)

1.4 可編程器件的開發(fā)方法

1.4.1 電子設(shè)計(jì)自動(dòng)化的產(chǎn)生與發(fā)展

1.4.2 現(xiàn)代電子設(shè)計(jì)的流程和方法

1.4.3 可編程器件的開發(fā)流程

第2章 可編程模擬(混合)器件概述

2.1 可編程模擬(混合)器件的價(jià)值與作用

2.2 可編程模擬器件的基本原理

2.2.1 可編程模擬器件的組成

2.2.2 可編程模擬器件的分類

2.2.3 可編程模擬器件的設(shè)計(jì)流程

2.3 可編程模擬器件的支撐技術(shù)

2.4 主要可編程模擬器件系列簡介

2.4.1 IMP公司EPAC系列器件

2.4.2 Motorola公司MPAA系列器件

2.4.3 FAS公司TRAC系列器件

2.4.4 Lattice公司ispPAC系列器件

2.4.5 Anadigm公司dpASP系列器件

2.5 主要可編程混合器件系列簡介

2.5.1 SIDSA公司FIPSOC系列器件

2.5.2 Cypress公司PSoC系列器件

2.5.3 Actel公司Fusion系列器件

第3章 Altera可編程邏輯系列器件

3.1 概述

3.2 MAX架構(gòu)及器件系列

3.2.1 概述

3.2.2 MAX 系列器件概述

3.2.3 MAX 系列器件結(jié)構(gòu)

3.2.4 MAX 系列器件配置要點(diǎn)

3.3 MAX Ⅱ系列器件簡介

3.4 FLEX架構(gòu)及器件系列

3.4.1 概述

3.4.2 FLEX K系列器件概述

3.4.3 FLEX K系列器件結(jié)構(gòu)

3.4.4 FLEX K系列器件特性與設(shè)定

3.5 APEX架構(gòu)及器件系列

3.5.1 概述

3.5.2 APEX K系列器件概述

3.5.3 APEX K系列器件結(jié)構(gòu)

3.6 Cyclone架構(gòu)及器件系列簡介

3.6.1 Cyclone器件系列簡介

3.6.2 Cyclone Ⅱ器件系列簡介

3.7 Stratix架構(gòu)及器件系列簡介

3.7.1 Stratix器件系列簡介

3.7.2 Stratix Ⅱ器件系列簡介

3.8 Stratix GX架構(gòu)及器件系列簡介

3.8.1 Stratix GX器件系列簡介

3.8.2 Stratix Ⅱ GX器件系列簡介

第4章 Altera可編程邏輯器件開發(fā)軟件及開發(fā)實(shí)例

4.1 概述

4.2 Quartus Ⅱ軟件及其使用

4.2.1 概述

4.2.2 安裝

4.2.3 設(shè)計(jì)流程

4.2.4 設(shè)計(jì)項(xiàng)目的輸入

4.2.5 設(shè)計(jì)項(xiàng)目的編譯

4.2.6 設(shè)計(jì)項(xiàng)目的仿真驗(yàn)證

4.2.7 時(shí)序分析

4.2.8 器件編程

4.2.9 基于SignalTapⅡ的硬件測(cè)試和調(diào)試

4.3 開發(fā)應(yīng)用綜合實(shí)例

4.3.1 簡易頻率計(jì)

4.3.2 八音電子琴

4.3.3 簡易樂曲自動(dòng)演奏器

第5章 Lattice新型可編程邏輯器件

5.1 概述

5.2 CPLD器件系列簡介

5.3 FPGA器件系列簡介

5.4 FPSC器件系列簡介

5.5 關(guān)鍵技術(shù)及其原理簡介

5.5.1 sysIO緩沖器

5.5.2 sysCLOCK電路

5.5.3 ispXP技術(shù)

5.5.4 sysDDR接口電路

5.5.5 sysDSP塊

5.5.6 sysHSI SERDES技術(shù)

5.5.7 ispLeverCORE IP核

第6章 Lattice可編程邏輯器件開發(fā)軟件

6.1 ispLEVER簡介

6.1.1 概述

6.1.2 配置選項(xiàng)

6.1.3 安裝

6.2 項(xiàng)目管理器

6.2.1 基本界面

6.2.2 基本操作

6.3 設(shè)計(jì)流程

6.4 原理圖設(shè)計(jì)描述與輸入

6.4.1 概述

6.4.2 使用原理圖編輯器

6.4.3 使用層次化導(dǎo)引器

6.4.4 使用符號(hào)編輯器

6.4.5 使用庫管理器

6.4.6 導(dǎo)入EDIF網(wǎng)表

6.5 HDL設(shè)計(jì)描述與輸入

6.5.1 ABEL-HDL設(shè)計(jì)基礎(chǔ)

6.5.2 HDL測(cè)試向量的編制方法

6.5.3 HDL設(shè)計(jì)文件輸入方法

6.6 原理圖與HDL混合描述與輸入

6.6.1 原理圖與HDL混合描述方法

6.6.2 混合描述設(shè)計(jì)實(shí)例

6.7 設(shè)計(jì)編譯/綜合與仿真

6.7.1 設(shè)計(jì)編譯/綜合

6.7.2 設(shè)計(jì)仿真概述

6.7.3 LLS仿真方法

6.7.4 ModelSim仿真

6.7.5 測(cè)試向量的圖形化描述方法

6.8 設(shè)計(jì)實(shí)現(xiàn)

6.8.1 基于CPLD/ispXPLD器件的設(shè)計(jì)實(shí)現(xiàn)

6.8.2 基于ispXPGA器件的設(shè)計(jì)實(shí)現(xiàn)

6.8.3 基于FPGA器件的設(shè)計(jì)實(shí)現(xiàn)

6.8.4 設(shè)計(jì)優(yōu)化方法

6.9 設(shè)計(jì)驗(yàn)證

6.9.1 靜態(tài)時(shí)序分析概述

6.9.2 Performance Analyst使用要點(diǎn)

6.10 在系統(tǒng)器件編程

6.10.1 ISP編程的硬件連接

6.10.2 ispVM System簡介

6.10.3 ispVM System使用要點(diǎn)

第7章 硬件描述語言VHDL初步

7.1 概述

7.2 VHDL設(shè)計(jì)文件的基本結(jié)構(gòu)

7.2.1 初識(shí)VHDL

7.2.2 實(shí)體和結(jié)構(gòu)體

7.2.3 配置

7.2.4 程序包和庫

7.3 對(duì)象、類型和屬性

7.3.1 對(duì)象

7.3.2 數(shù)據(jù)類型

7.3.3 VHDL的屬性

7.4 VHDL的功能描述方法

7.4.1 并行描述語句

7.4.2 順序描述語句

7.5 VHDL的結(jié)構(gòu)描述方法

7.6 過程和函數(shù)

7.7 常用單元電路的設(shè)計(jì)實(shí)例

7.7.1 組合電路

7.7.2 時(shí)序電路

參考文獻(xiàn)

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