Xilinx FPGA高速串行傳輸技術(shù)與應(yīng)用

第1章數(shù)據(jù)傳輸技術(shù)綜述與發(fā)展趨勢1

1.1數(shù)據(jù)傳輸技術(shù)簡介1

1.1.1并行傳輸技術(shù)簡介1

1.1.2串行傳輸技術(shù)簡介6

1.2高速串行傳輸技術(shù)的應(yīng)用需求10

1.2.1高速并行傳輸?shù)募夹g(shù)瓶頸10

1.2.2高速串行傳輸?shù)募夹g(shù)優(yōu)勢12

1.3高速串行傳輸技術(shù)的推動力13

1.3.1I/O技術(shù)的不斷改進(jìn)13

1.3.2多重相位技術(shù)15

1.3.3線路編碼技術(shù)16

1.3.4擾碼傳輸技術(shù)18

1.3.5發(fā)送預(yù)加重技術(shù)19

1.3.6接收均衡技術(shù)22

1.4高速數(shù)據(jù)串行傳輸?shù)慕鉀Q方案24

1.5本章小結(jié)24

第2章常用高速串行傳輸接口協(xié)議簡介26

2.1XAUI協(xié)議簡介和應(yīng)用26

2.1.1以太網(wǎng)技術(shù)的發(fā)展歷程26

2.1.2XGMII接口簡介與分析27

2.1.3XAUI協(xié)議的技術(shù)優(yōu)勢28

2.1.4XAUI協(xié)議詳解29

2.2Interlaken協(xié)議應(yīng)用簡介31

2.2.1Interlaken協(xié)議簡介31

2.2.2Interlaken協(xié)議數(shù)據(jù)格式33

2.2.3Interlaken接口信號簡介36

2.3SATA協(xié)議簡介和應(yīng)用36

2.3.1SATA協(xié)議簡介36

2.3.2SATA協(xié)議分層模型38

2.3.3SATA接口信號說明40

2.4PCI—Express協(xié)議簡介和應(yīng)用41

2.4.1PCI—Express協(xié)議簡介41

2.4.2PCI—Express協(xié)議分層模型42

2.4.3PCI—ExpressSlot物理接口簡介44

2.5RapidIO協(xié)議簡介和應(yīng)用45

2.5.1RapidIO協(xié)議簡介45

2.5.2RapidIO分層模式說明47

2.5.3RapidIO接口信號描述51

2.6Aurora協(xié)議簡介和應(yīng)用52

2.7ATCA機(jī)箱的背板串行技術(shù)53

2.7.1PICMG3.0規(guī)范簡介53

2.7.2ATCA機(jī)箱的背板接口標(biāo)準(zhǔn)54

2.8本章小結(jié)55

第3章Virtex—6GTX收發(fā)器的功能結(jié)構(gòu)和應(yīng)用概述56

3.1Virtex—6GTX收發(fā)器的功能和結(jié)構(gòu)56

3.1.1Virtex—6GTX收發(fā)器的功能簡介56

3.1.2Virtex—6FPGA中的GTX架構(gòu)57

3.1.3Virtex—6GTX收發(fā)器的內(nèi)部電路結(jié)構(gòu)57

3.2TX發(fā)送端的功能和結(jié)構(gòu)說明59

3.2.1TXInterface接口說明60

3.2.2TX發(fā)送端的時鐘結(jié)構(gòu)62

3.2.3TXOUTCLK時鐘應(yīng)用說明64

3.2.4TX發(fā)送端的復(fù)位過程描述66

3.2.5TX發(fā)送端的8b/10b編碼器68

3.2.6TX發(fā)送端的緩沖區(qū)介紹70

3.2.7TX發(fā)送端的PRBS模式產(chǎn)生器71

3.2.8TX發(fā)送端的極性控制功能73

3.3RX接收端的功能和結(jié)構(gòu)簡介73

3.3.1RX接收端的功能說明73

3.3.2RX接收端的時鐘電路結(jié)構(gòu)74

3.3.3RX極性控制76

3.3.4RX接收端的PRBS模式檢測器76

3.3.5RX接收端的字節(jié)和字對齊功能77

3.3.6RX接收端的LOS狀態(tài)機(jī)80

3.3.7RX接收端的8b/10b解碼器81

3.3.8RX接收端的彈性緩沖區(qū)82

3.3.9RX接收端的時鐘糾正功能86

3.3.10RX接收端的通道綁定功能介紹88

3.3.11RX接收端的復(fù)位初始化93

3.3.12RXInterface接口說明94

3.4本章小結(jié)96

第4章XAUI核的功能簡介和應(yīng)用說明98

4.1XAUI協(xié)議應(yīng)用簡介98

4.2XilinxXAUI核功能簡介99

4.2.1XilinxXAUI核應(yīng)用概述99

4.2.2XilinxXAUI核功能描述100

4.3XAUI核的接口信號描述101

4.3.1XAUI接口信號概述101

4.3.2用戶端接口簡介102

4.3.3GTX收發(fā)器接口簡介105

4.3.4MDIO管理接口簡介105

4.3.5配置和狀態(tài)接口信號106

4.3.6時鐘和復(fù)位接口簡介108

4.4XAUI核內(nèi)部時鐘結(jié)構(gòu)108

4.5XAUI核的定制和創(chuàng)建109

4.5.1XAUI核的生成109

4.5.2建立XAUI核仿真工程112

4.5.3自生成數(shù)據(jù)的XAUI核仿真說明113

4.6本章小結(jié)117

第5章XilinxPCI—Express核簡介118

5.1XilinxPCI—Express核學(xué)習(xí)導(dǎo)讀118

5.2XilinxPCI—Express核概述119

5.2.1XilinxPCI—Express核的技術(shù)優(yōu)勢119

5.2.2XilinxPCI—Express核總覽120

5.3XilinxPCI—Express核的協(xié)議層次簡介121

5.3.1XilinxPCI—Express核的協(xié)議層次121

5.3.2XilinxPCI—Express核的配置空間簡介122

5.4XilinxPCI—Express核的頂層接口信號125

5.4.1XilinxPCI—Express核的系統(tǒng)接口信號125

5.4.2XilinxPCI—Express接口信號125

5.5XilinxPCI—Express核的AXI4接口信號129

5.5.1XilinxPCI—Express核的公共接口信號129

5.5.2XilinxPCI—Express核的事務(wù)發(fā)送接口信號130

5.5.3XilinxPCI—Express核的事務(wù)接收接口信號132

5.6XilinxPCI—Express核的其他接口信號133

5.6.1XilinxPCI—Express核的物理層接口信號133

5.6.2XilinxPCI—Express核的配置接口信號136

5.6.3XilinxPCI—Express核的中斷接口信號139

5.6.4XilinxPCI—Express核的差錯報告信號140

5.6.5XilinxPCI—Express核的動態(tài)配置接口信號141

5.7XilinxPCI—Express協(xié)議的TLP格式142

5.7.1TLP概況142

5.7.2TLP格式介紹142

5.7.3TLP類型和格式字段編碼字段介紹143

5.7.4Length字段與字節(jié)使能字段介紹144

5.7.5其他協(xié)議字段簡介146

5.7.6TLP包格式查詢表146

5.8本章小結(jié)149

第6章XilinxPCI—Express核的生成與定制150

6.1XilinxPCI—Express核的例化150

6.1.1集成核Endpoint結(jié)構(gòu)概述150

6.1.2集成核Rootport結(jié)構(gòu)概述152

6.1.3XilinxPCI—Express核的生成154

6.1.4XilinxPCI—Express核的仿真156

6.1.5XilinxPCI—Express核的實(shí)現(xiàn)157

6.1.6XilinxPCI—Express核的字典結(jié)構(gòu)和內(nèi)容158

6.2XilinxPCI—Express核的自定義生成163

6.2.1XilinxPCI—Express核的基本參數(shù)設(shè)置164

6.2.2XilinxPCI—Express核的基地址寄存器165

6.2.3XilinxPCI—Express核的配置寄存器設(shè)置171

6.2.4XilinxPCI—Express核的高級設(shè)置179

6.3程控輸入／輸出示例設(shè)計181

6.3.1XilinxPCI—Express核的PIO系統(tǒng)概述181

6.3.2XilinxPCI—Express核的PIO硬件182

6.3.3XilinxPCI—Express核的PIO應(yīng)用186

6.4本章小結(jié)191

第7章XilinxPCI—Express核事務(wù)層接口設(shè)計193

7.1事務(wù)層TLP格式簡介193

7.1.1TLP的字節(jié)序193

7.1.2TLP的相關(guān)說明194

7.2事務(wù)層TLP的傳送195

7.2.1TLP傳送的基本操作流程195

7.2.2連續(xù)事務(wù)的發(fā)送197

7.2.3發(fā)射通路的源節(jié)制198

7.2.4發(fā)射通路的目標(biāo)節(jié)制198

7.2.5發(fā)射通路的源中止199

7.2.6目的端事務(wù)忽略200

7.2.7發(fā)射通路上的錯誤標(biāo)記200

7.2.8發(fā)射通路的流傳輸201

7.2.9附加ECRC的事務(wù)201

7.3事務(wù)層TLP包的接收201

7.3.1TLP接收的基本操作流程201

7.3.2接收通路的數(shù)據(jù)節(jié)制203

7.3.3連續(xù)事務(wù)的接收204

7.3.4接收通路的重排序205

7.3.5接收通路的EP和TLPDigest字段使用206

7.3.6接收通路的基地址寄存器匹配206

7.3.7接收通路的Link—Down事件207

7.4本章小結(jié)208

第8章基于XilinxPCI—Express核的應(yīng)用設(shè)計209

8.1物理層控制和狀態(tài)接口設(shè)計209

8.1.1鏈路改變設(shè)計考慮209

8.1.2鏈路改變方式210

8.2配置空間信號設(shè)計214

8.2.1直接映射到配置接口的寄存器214

8.2.2設(shè)備控制和狀態(tài)寄存器定義214

8.2.3配置端口對其他寄存器的訪問217

8.3額外數(shù)據(jù)包處理的要求218

8.4用戶錯誤報告設(shè)計219

8.4.1錯誤類型介紹219

8.4.2錯誤類型分類222

8.5電源管理設(shè)計223

8.5.1電源管理模式分類223

8.5.2程控電源管理223

8.6中斷請求設(shè)計225

8.6.1傳統(tǒng)中斷模式226

8.6.2MSI中斷模式227

8.6.3MSI—X中斷模式228

8.7鏈接訓(xùn)練及鏈路翻轉(zhuǎn)設(shè)計228

8.7.1鏈接訓(xùn)練支持228

8.7.2鏈路翻轉(zhuǎn)支持229

8.8時鐘復(fù)位設(shè)計229

8.8.1復(fù)位分類229

8.8.2時鐘控制230

8.9動態(tài)配置設(shè)計232

8.9.1DRP接口的讀／寫232

8.9.2DRP接口的其他考量233

8.9.3DRP地址映射233

8.10核的約束設(shè)計239

8.10.1用戶約束文件的內(nèi)容239

8.10.2移植需要的修改240

8.11本章小結(jié)242

第9章Virtex—6GTX收發(fā)器的時鐘和電源設(shè)計243

9.1Virtex—6GTX輸入時鐘結(jié)構(gòu)和應(yīng)用設(shè)計243

9.1.1輸入?yún)⒖紩r鐘的內(nèi)部結(jié)構(gòu)243

9.1.2輸入?yún)⒖紩r鐘的應(yīng)用說明244

9.1.3GTX收發(fā)器的輸入時鐘接口信號和屬性247

9.1.4單個外部輸入?yún)⒖紩r鐘的GTX使用模型249

9.1.5多個外部輸入?yún)⒖紩r鐘的GTX使用模型250

9.1.6多個Quad交叉使用輸入?yún)⒖紩r鐘模型251

9.2GTX的PLL鎖相環(huán)結(jié)構(gòu)和功能描述252

9.3Virtex—6GTX的回環(huán)測試模式254

9.4Viretex—6GTX的單板設(shè)計指導(dǎo)255

9.4.1引腳描述和設(shè)計準(zhǔn)則255

9.4.2終端電阻校準(zhǔn)電路256

9.4.3未使用的GTX收發(fā)器管理257

9.4.4模擬電源的引腳連接257

9.4.5未使用的Quad引腳連接處理259

9.4.6Quad應(yīng)用的優(yōu)先級260

9.5參考時鐘設(shè)計概述261

9.5.1時鐘源選擇概述261

9.5.2參考時鐘接口連接方式262

9.6模擬電源電路設(shè)計263

9.6.1模擬電源設(shè)計概述263

9.6.2電源穩(wěn)壓器選擇263

9.7本章小結(jié)264

第10章XilinxIBERT調(diào)試工具應(yīng)用詳解266

10.1XilinxIBERT調(diào)試工具的功能簡介266

10.2XilinxIBERT核的基本結(jié)構(gòu)267

10.3XilinxIBERT核的生成說明268

10.4XilinxIBERT核生成實(shí)例268

10.4.1IBERT核的生成268

10.4.2基于IBERT的GTX掃描測試274

10.5本章小結(jié)277

附錄A278

參考文獻(xiàn)283

序 言

近幾年來，隨著電子信息技術(shù)的飛速發(fā)展，物聯(lián)網(wǎng)、云計算和大數(shù)據(jù)等新型應(yīng)用涌現(xiàn)，規(guī)模龐大的數(shù)據(jù)集呈爆炸式增長，巨大的數(shù)據(jù)流使得現(xiàn)代通信系統(tǒng)的數(shù)據(jù)處理能力和數(shù)據(jù)通信帶寬面臨著更大的挑戰(zhàn)。芯片級、板卡級和平臺級的數(shù)據(jù)傳輸速度日益成為限制通信系統(tǒng)性能的關(guān)鍵因素，傳統(tǒng)并行傳輸技術(shù)已成為進(jìn)一步提高數(shù)據(jù)傳輸速率的瓶頸，追求更快速率，更高帶寬的傳輸成為業(yè)界不容忽視的課題。

串行傳輸技術(shù)克服了高速傳輸并行信號存在的偏移問題，具有傳輸速率快、信號線間串?dāng)_小、電磁干擾低和PCB設(shè)計簡單等優(yōu)勢，具有很好的抗噪能力，可以顯著提高通信系統(tǒng)間的數(shù)據(jù)傳輸效果。當(dāng)前，串行傳輸技術(shù)已經(jīng)逐漸被廣泛應(yīng)用在業(yè)界的各個方面，為了適應(yīng)不同的設(shè)備及環(huán)境，業(yè)界已經(jīng)發(fā)展出了許多成熟的串行傳輸協(xié)議，如RapidIO、PCI-Express、XAUI、SerialATA及Interlaken等協(xié)議，高速串行傳輸技術(shù)在通信網(wǎng)絡(luò)、數(shù)據(jù)存儲、個人計算機(jī)、服務(wù)器和嵌入式控制等領(lǐng)域得到廣泛應(yīng)用。

以Xilinx FPGA為代表的可編程器件，兼有可編程性和高速I/O的技術(shù)優(yōu)勢，既能滿足不斷變換演進(jìn)的串行傳輸協(xié)議的發(fā)展需求，同時支持芯片間、板卡和背板之間的高速數(shù)據(jù)互連，是實(shí)現(xiàn)高速串行接口應(yīng)用的理想連接器件。Xilinx公司的FPGA器件提供串行傳輸解決方案和IP核，可以幫助用戶極大地縮短開發(fā)時間和成本，已成為行業(yè)內(nèi)高速串行傳輸設(shè)計的首選方式之一。

書中內(nèi)容圍繞Xilinx FPGA支持的串行傳輸解決方案和應(yīng)用實(shí)現(xiàn)，具有以下特色：（1）系統(tǒng)性。本書系統(tǒng)地講解了高速串行技術(shù)的發(fā)展歷程，首先介紹高速收發(fā)器的基本結(jié)構(gòu)和應(yīng)用方法，以XAUI協(xié)議和PCI-E協(xié)議為例給出詳細(xì)的實(shí)驗(yàn)步驟，最后系統(tǒng)地總結(jié)了高速收發(fā)器的調(diào)試方法和時鐘電源電路的設(shè)計方法。（2）專業(yè)性。重點(diǎn)關(guān)注高速收發(fā)器的基礎(chǔ)知識和應(yīng)用技能，內(nèi)容涉及高速收發(fā)器的內(nèi)部結(jié)構(gòu)、典型應(yīng)用案例、調(diào)試工具和輔助電路設(shè)計等知識，幫助讀者深入理解串行技術(shù)發(fā)展的前因后果，相較于現(xiàn)有高速串行傳輸技術(shù)的書籍突顯其專業(yè)性。（3）實(shí)用性。本書重在拓展讀者的高速設(shè)計開發(fā)能力，采用基礎(chǔ)知識詳解和典型實(shí)驗(yàn)案例，幫助讀者快速掌握串行傳輸協(xié)議的實(shí)現(xiàn)方法，并可舉一反三地從事其他高速串行協(xié)議開發(fā)。

本書凝結(jié)了作者多年的工程經(jīng)驗(yàn)，希望這本書可以使讀者系統(tǒng)掌握高速串行傳輸技術(shù)的基礎(chǔ)知識和實(shí)踐技能，幫助讀者在應(yīng)用過程中少走彎路，提升高速串行技術(shù)相關(guān)領(lǐng)域的應(yīng)用開發(fā)能力。

信息工程大學(xué) 汪斌強(qiáng)教授

2015年3月

前 言

隨著對電子系統(tǒng)吞吐量要求的日益提高，并行數(shù)據(jù)傳輸模式已不能滿足高帶寬應(yīng)用的傳輸需求。高速串行數(shù)據(jù)傳輸技術(shù)具有高帶寬、低時延、信號完整性好和擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)，已逐步取代傳統(tǒng)的并行總線技術(shù)。串行傳輸已成為數(shù)據(jù)傳輸?shù)闹髁骷夹g(shù)，廣泛應(yīng)用于通信網(wǎng)絡(luò)、數(shù)據(jù)存儲、個人計算機(jī)、服務(wù)器和嵌入式控制等諸多領(lǐng)域。一方面是與日俱增的帶寬要求，另一方面是不斷變化的新興高速串行傳輸標(biāo)準(zhǔn)，二者都對設(shè)計人員提出了嚴(yán)峻挑戰(zhàn)。由于FPGA器件兼有可編程性和高速I/O的技術(shù)優(yōu)勢，可以滿足串行傳輸協(xié)議及演進(jìn)變化的需求，因而FPGA器件已成為實(shí)現(xiàn)串行接口應(yīng)用的理想連接平臺。

隨著信息技術(shù)的快速發(fā)展及大數(shù)據(jù)的興起，需要處理的數(shù)據(jù)量越來越大，數(shù)據(jù)傳輸對總線帶寬的需求也越來越高，市場上對串行技術(shù)的需求急劇增加。Xilinx公司以及其他芯片廠家都提供串行傳輸解決方案，支持芯片間、板卡和背板之間的數(shù)據(jù)互連。Xilinx FPGA器件內(nèi)部集成了專用的高速收發(fā)器IP硬核，具有串并轉(zhuǎn)換、時鐘數(shù)據(jù)恢復(fù)、線路編碼、時鐘糾正和線路綁定等功能，在此基礎(chǔ)上可以靈活開發(fā)多種串行傳輸協(xié)議，使得Xilinx FPGA在串行接口應(yīng)用中愈加廣泛。Xilinx公司還提供了XAUI、SATA、PCI-E、Interlaken、RapidIO和Aurora等協(xié)議的解決方案，有助于開發(fā)人員縮短串行傳輸技術(shù)的開發(fā)周期。

串行傳輸技術(shù)的應(yīng)用開發(fā)需要系統(tǒng)性的背景知識和技術(shù)基礎(chǔ)，開發(fā)人員在初次涉及Xilinx FPGA相關(guān)的串行傳輸技術(shù)時，若缺乏適當(dāng)?shù)谋尘爸R和應(yīng)用指導(dǎo)，在應(yīng)用高速傳輸接口時將遇到諸多難點(diǎn)。由于串行傳輸技術(shù)應(yīng)用存在的巨大市場需求，目前已有一些科研院所和培訓(xùn)機(jī)構(gòu)開設(shè)了串行技術(shù)實(shí)現(xiàn)的相關(guān)培訓(xùn)，目前還未見系統(tǒng)性介紹Xilinx FPGA的串行技術(shù)方案，包括高速收發(fā)器介紹及相關(guān)串行傳輸協(xié)議IP核方面的書籍。筆者長期從事Xilinx FPGA高速傳輸技術(shù)開發(fā)，期間遇到了很多技術(shù)難點(diǎn)并逐一解決，積累了豐富的高速串行傳輸設(shè)計經(jīng)驗(yàn)。筆者將高速串行實(shí)現(xiàn)技術(shù)的相關(guān)基礎(chǔ)知識、開發(fā)實(shí)踐和經(jīng)驗(yàn)積累整理成冊，希望該書對讀者有所裨益，可以成為實(shí)踐和應(yīng)用Xilinx FPGA高速串行傳輸技術(shù)的首選指導(dǎo)用書；同時希望該書可以成為開發(fā)人員參與技術(shù)培訓(xùn)前的必備用書，幫助開發(fā)人員預(yù)先掌握一些基本知識和技能，在較短的培訓(xùn)時間里更加專注于應(yīng)用實(shí)踐，學(xué)習(xí)效果可以事半功倍。

本書內(nèi)容經(jīng)過精心設(shè)計：首先，介紹數(shù)據(jù)傳輸技術(shù)的發(fā)展簡史，分析了串行技術(shù)取代并行技術(shù)的技術(shù)優(yōu)勢，重點(diǎn)闡述了幾種推動串行技術(shù)發(fā)展的關(guān)鍵技術(shù)，并對現(xiàn)有的常用高速串行傳輸協(xié)議做了詳細(xì)說明。其次，以Virtex-6系列FPGA的GTX收發(fā)器為例，對高速收發(fā)器的內(nèi)部結(jié)構(gòu)和接口信號做了詳細(xì)介紹，使開發(fā)人員深入理解收發(fā)器的內(nèi)部結(jié)構(gòu)，夯實(shí)串行傳輸技術(shù)實(shí)現(xiàn)基礎(chǔ)，便于開發(fā)人員舉一反三從事相關(guān)高速串行傳輸協(xié)議開發(fā)，然后選擇了目前市場上最具代表性和推廣意義的XAUI和PCI-E接口協(xié)議，給出了詳細(xì)的實(shí)驗(yàn)步驟和解釋說明，使讀者熟練掌握XAUI和PCI-E協(xié)議的應(yīng)用技能，在此基礎(chǔ)上可以起到觸類旁通的效果，可以幫助開發(fā)者快速從事其他串行協(xié)議的應(yīng)用開發(fā)。最后，介紹了Xilinx IBERT測試工具的應(yīng)用經(jīng)驗(yàn)，并對高速收發(fā)器的外部時鐘和電源設(shè)計經(jīng)驗(yàn)作了總結(jié)，對于開發(fā)人員正確設(shè)計和調(diào)試高速接口電路很有裨益。

本書按內(nèi)容劃分為四部分：第1章和第2章組成第一部分，第1章主要介紹傳輸技術(shù)的背景知識和高速串行傳輸解決方案；第2章重點(diǎn)對XAUI、Interlaken、SATA、PCI Express、RapidIO、Aurora和PICMG 3.0等串行接口協(xié)議做了簡要說明。第二部分由第3章和第4章構(gòu)成，主要說明Virtex-6 FPGA的GTX收發(fā)器的基本結(jié)構(gòu)、功能，以及在XAUI核中的應(yīng)用。第3章介紹了Virtex-6 FPGA GTX收發(fā)器中的高速串-并轉(zhuǎn)換、時鐘數(shù)據(jù)恢復(fù)、線路編/解碼、時鐘糾正和通道綁定等功能電路；第4章闡述了Xilinx XAUI核的數(shù)據(jù)、管理和配置接口功能和應(yīng)用優(yōu)勢，并給出了詳細(xì)的XAUI核生成和測試實(shí)例。第三部分由第5、6、7和8章構(gòu)成，主要介紹了Virtex-6 FPGA的PCI-Express 核的基本結(jié)構(gòu)、生成方法、接口功能和應(yīng)用設(shè)計。第5章針對Xilinx PCI-Express核的協(xié)議層次、配置空間、各種接口信號，以及事務(wù)層的TLP包格式進(jìn)行了詳細(xì)說明；第6章介紹了Xilinx PCI-Express 核的定制與生成方法，并對核生成的程控輸入/輸出范例進(jìn)行了講解；第7章針對PCI Express 用戶AXI4接口的設(shè)計進(jìn)行詳細(xì)說明；第8章介紹基于Xilinx PCIe核協(xié)議電源管理、鏈路訓(xùn)練等相關(guān)的應(yīng)用設(shè)計方法。最后一部分包括第9章和第10章，主要介紹GTX收發(fā)器的輔助調(diào)試工具和外部電路的設(shè)計方法。第9章主要介紹IBERT調(diào)試工具的基本功能和調(diào)試過程；第10章主要給出RocketIO GTX核的外部時鐘和電源設(shè)計經(jīng)驗(yàn)總結(jié)，對于正確設(shè)計高速接口電路大有裨益。

本書由黃萬偉、董永吉、陳博、張建輝、馬海龍、張建偉 編著。第1章由陳博和馬海龍完成；第2章由張建輝、陳博和張建偉完成；第3章和第4章由黃萬偉和袁征完成；第5章由董永吉和陳博完成；第6章由董永吉完成；第7章由董永吉和馬海龍完成；第8章由董永吉、張建偉和李康士完成；第9、10章由黃萬偉和張霞負(fù)責(zé)完成。袁征完成了本書的實(shí)驗(yàn)部分，韓偉濤繪制了書中的大量插圖。在本書編寫過程中，譚立波、曹建業(yè)和賀煒給予了大力支持，并提出寶貴意見。特別感謝科通數(shù)字技術(shù)公司曾江衛(wèi)、楊智勇工程師和上海皮賽電子有限公司朱哲勇先生，在本書編寫過程，他們給予了大力的技術(shù)支持。感謝國家“973”項(xiàng)目“可重構(gòu)信息通信基礎(chǔ)網(wǎng)絡(luò)的理論和體系結(jié)構(gòu)”課題NETFPGA實(shí)驗(yàn)仿真小組蘭巨龍教授和胡宇翔博士提供的技術(shù)支持。

本書既適合從事Xilinx FPGA串行傳輸技術(shù)開發(fā)的硬件設(shè)計工程師、電子設(shè)計愛好者和學(xué)生，尤其是書中涉及的串行傳輸技術(shù)已觸及諸多領(lǐng)域，也適合通信網(wǎng)路、數(shù)據(jù)存儲、圖像處理、高性能計算等領(lǐng)域進(jìn)行高吞吐量數(shù)據(jù)傳輸和處理工作的高校研究生和高年級本科生、教師、工程師等技術(shù)人員。

由于Xilinx FPGA高速串行解決方案內(nèi)容廣泛，本書所涉內(nèi)容可能存在遺漏，加之編寫時間有限，書中難免存在不妥之處，敬請廣大讀者指正。

作者

2015年3月

本書圍繞高速串行傳輸技術(shù)，重點(diǎn)關(guān)注Xilinx FPGA支持的串行傳輸解決方案，并以XAUI和PCI-E協(xié)議為例講解。目前Xilinx FPGA技術(shù)的相關(guān)書籍大多注重基礎(chǔ)開發(fā)經(jīng)驗(yàn)，未見講述專業(yè)性較強(qiáng)的接口傳輸技術(shù)類書籍。

一直從事網(wǎng)絡(luò)路由、交換和安全設(shè)備的系統(tǒng)設(shè)計和硬件開發(fā)，多次作為負(fù)責(zé)人承擔(dān)國家“863”項(xiàng)目和“973”項(xiàng)目硬件設(shè)計，獲得國家和省市級科技進(jìn)步獎項(xiàng)。長期從事電子類競賽的指導(dǎo)工作，指導(dǎo)研究生取得全國研究生電子競賽金獎，獲得優(yōu)秀指導(dǎo)老師稱號。

當(dāng)上層協(xié)議請求組建FIS時，傳輸層完成以下功能：

（1）根據(jù)FIS請求類型收集FIS內(nèi)容；

（2）按照正確的順序存放FIS內(nèi)容；

（3）通知鏈路層需要傳輸?shù)膸?，并將FIS發(fā)往鏈路層；

（4）管理緩存／FIFO，通知鏈路進(jìn)行流控；

（5）接收來自鏈路層的幀接收應(yīng)答；

（6）對于上層請求，返回完成發(fā)送或錯誤狀態(tài)。

當(dāng)從鏈路層接收到FIS時，傳輸層提供以下功能：

（1）接收來自鏈路層的FIS；

（2）檢測FIS類型；

（3）根據(jù)FIS類型將FIS內(nèi)容分發(fā)到不同位置；

（4）對于主機(jī)端傳輸層，接收到FIS后可能需要組建一個FIS返回到設(shè)備端。

（5）對于上層請求，返回完成或錯誤狀態(tài)。

3）鏈路層

鏈路層負(fù)責(zé)發(fā)送和接收幀，根據(jù)傳輸層的控制信號發(fā)送原語，從物理層接收已經(jīng)轉(zhuǎn)換成控制信號的原語發(fā)送給傳輸層。鏈路層并不關(guān)注所傳輸幀的內(nèi)容。主機(jī)端和設(shè)備端的鏈路層狀態(tài)機(jī)相似，但如果兩端同時進(jìn)行發(fā)送，則設(shè)備端具有較高的優(yōu)先級。

當(dāng)傳輸層請求發(fā)送幀時，鏈路層實(shí)現(xiàn)如下功能：

（1）與對等鏈路層進(jìn)行協(xié)商，避免主機(jī)和設(shè)備同時請求發(fā)送數(shù)據(jù)而造成沖突；

（2）向傳輸層數(shù)據(jù)（如SOFp、CRC、EOFp等）插入幀頭、幀尾和校驗(yàn)等信息；

（3）從傳輸層以雙字為單位接收數(shù)據(jù)，并計算數(shù)據(jù)的CRC校驗(yàn)，進(jìn)行8b／10b編碼、擾碼；

（4）傳輸幀，并根據(jù)對等鏈路層或者FIFO的請求數(shù)量進(jìn)行流量控制；

（5）接收對等鏈路層的幀接收信息，并向傳輸層報告?zhèn)鬏斖瓿苫蜴溌穼印⑽锢韺觽鬏斿e誤。

書 名: Xilinx FPGA數(shù)字電路設(shè)計

出版時間: 2012年1月1日

開本: 16開

定價: 85.00元

Chapter 1 使用FPGA芯片設(shè)計數(shù)字電路的方法

1.1 什么是FPGA

1.2 FPGA芯片的發(fā)展過程及其基本架構(gòu)

1.2.1 PLD的基本架構(gòu)

1.2.2 PLD的種類

1.3 XilinxFPGA的基本架構(gòu)

1.3.1 XilinxSpartan?3ANFPGA的基本架構(gòu)

1.4 XilinxSpartan3ANFPGA芯片型號代表的意義

1.5 數(shù)字電路的傳統(tǒng)設(shè)計方法

1.6 使用FPGA設(shè)計數(shù)字電路的方法

1.6.1 使用繪圖方式設(shè)計數(shù)字電路的方法

1.6.2 使用VHDL硬件描述語言設(shè)計數(shù)字電路的方法

1.6.3 使用Verilog硬件描述語言設(shè)計數(shù)字電路的方法

1.6.4 使用狀態(tài)機(jī)方式設(shè)計數(shù)字電路的方法

1.7 XilinxISE開發(fā)系統(tǒng)功能簡介

1.8 使用XilinxISE開發(fā)系統(tǒng)設(shè)計FPGA及CPLD操作方式的差異

1.9 XilinxISimSimulator簡介

1.1 0ModelSim模擬器簡介

Chapter2 XilinxISEWebPACK及ModelSimXE

模擬器的下載及安裝

2.1 ISEWebPACK軟件的下載

2.1.1 登錄Xilinx公司網(wǎng)站

2.1.2 進(jìn)行注冊

2.1.3 下載ISEWebPACK軟件

2.1.4 ISEWebPACK更新文件的下載

2.1.5 License文件的產(chǎn)生及下載

2.2 ISEWebPACK軟件的安裝

2.3 XilinxISEWebPACK的更新

2.4 ModelSimXE模擬器的下載及安裝

2.4.1 ModelSimXE模擬器的下載

2.4.2 ModelSimXE模擬器的安裝

2.4.3 MdelSimLicense文件的下載及安裝

2.5 ISEWebPACKLicense文件的更新方法

Chapter3 FPGA芯片開發(fā)板

3.1 概述

3.2 依元素XC3S200AN_FT256FPGA芯片開發(fā)板

3.3 依元素XC3S200AN_FT256開發(fā)板外圍裝置與FPGA芯片引腳

3.3.1 電源裝置

3.3.2 輸入裝置

3.3.3 輸出裝置

3.3.4 RS232傳輸接口

3.3.5 XilinxSpartan3ANXC3S200AN?FTG256FPGA芯片

3.3.6 J1Connector

3.3.7 J2Connector

3.4 XC3S200AN_FT256開發(fā)板的下載方式

Chapter4 XilinxISE的簡易操作步驟

4.1 如何進(jìn)入ISEProjectNavigator窗口

4.2 如何新建工程

4.3 如何離開所建立的工程

4.4 ProjectNavigator窗口功能介紹

4.5 如何打開一個舊的工程

4.6 基本邏輯門介紹

4.6.1 非門的電路符號、布爾代數(shù)式及真值表

4.6.2 或門的電路符號、布爾代數(shù)式及真值表

4.6.3 與門的電路符號、布爾代數(shù)式及真值表

4.6.4 異或門的電路符號、布爾代數(shù)式及真值表

4.7 基本邏輯門設(shè)計方法

4.7.1 取出邏輯門組件

4.7.2 緩沖器組件的取出

4.7.3 執(zhí)行連線的動作

4.7.4 加入輸入/輸出端

4.7.5 定義輸入/輸出端名稱

4.8 基本邏輯門功能模擬的執(zhí)行

4.8.1 TestBench的產(chǎn)生

4.8.2 TestBench語法的檢查

4.8.3 使用ISim模擬器的模擬方法

4.8.4 模擬時間的設(shè)定

4.8.5 使用ModelSim模擬器的模擬方法

4.9 設(shè)計執(zhí)行

4.9.1 ImplementationConstraintsFile的設(shè)定

4.9.2 ImplementDesign的執(zhí)行

4.10 使用FPGAEditor查看芯片布局與布線

4.11 FPGA芯片資源利用報告的查看

4.12 ConfigurationData的產(chǎn)生

4.13 時序模擬的執(zhí)行

4.13.1 使用ModelSim執(zhí)行時序模擬的方法

4.13.2 使用XilinxISimSimulator執(zhí)行時序模擬的方法

4.14 Configuration的執(zhí)行

4.14.1 直接下載至FPGA芯片

4.14.2 下載至FPGA芯片內(nèi)部的FlashMemory

4.14.3 USB下載線的連接方法

4.14.4 直接下載至FPGA與下載至FPGAFlash的差異

4.15 以HDL硬件描述語言設(shè)計數(shù)字電路的方法

Chapter5 組合邏輯設(shè)計實(shí)例

5.1 編碼器

5.1.1 十進(jìn)制對二進(jìn)制編碼器

5.1.2 使用繪圖方式的設(shè)計方法

5.1.3 功能模擬的執(zhí)行

5.1.4 ModelSim模擬器的簡易操作

5.1.5 將十進(jìn)制對二進(jìn)制編碼器設(shè)計成組件模塊使用

5.1.6 十進(jìn)制對二進(jìn)制編碼器組件模塊的模擬及下載

5.2 如何將建立的組件模塊用于別的工程

5.3 BCD譯碼器

5.3.1 BCD譯碼器的基本電路

5.3.2 使用繪圖方式的設(shè)計方法

5.3.3 將BCD譯碼器組成組件模塊使用

5.3.4 再使用ModelSim模擬電路的功能

5.3.5 執(zhí)行及下載

5.4 2對4譯碼器

5.5 多路分配器

5.5.1 1對4多路分配器

5.6 多路選擇器

5.6.1 4對1多路選擇器

5.7 一位全加器的設(shè)計

5.7.1 一位半加器

5.7.2 一位全加器

5.8 二位全加器的設(shè)計

5.9 BCD七段顯示器譯碼器的設(shè)計

5.9.1 七段顯示器的基本架構(gòu)

5.9.2 七段顯示器譯碼器的真值表

5.9.3 布爾代數(shù)式

5.9.4 邏輯電路圖

5.9.5 使用XilinxECS繪圖

5.9.6 使用ModelSim執(zhí)行電路功能模擬

5.9.7 將七段顯示器譯碼器設(shè)計成組件模塊使用

5.9.8 再使用ModelSim模擬電路的功能

5.9.9 ImplementationConstraintsFile的執(zhí)行

5.9.1 0ImplementDesign的執(zhí)行

5.9.1 1時序模擬的執(zhí)行

5.9.1 2Configuration的執(zhí)行

Chapter6 時序邏輯電路設(shè)計

6.1 四位異步加法計數(shù)器的設(shè)計

6.2 不同頻率時鐘脈沖產(chǎn)生電路的設(shè)計

6.3 具有七段顯示器譯碼器的四位異步加法計數(shù)器的設(shè)計

Chapter7 VHDL硬件描述語言設(shè)計方法

7.1 使用VHDL硬件描述語言設(shè)計數(shù)字電路

7.1.1 使用ISEHDLTextEditor編輯VHDL硬件描述語言設(shè)計

電路

7.1.2 使用ISE語言樣板設(shè)計VHDL硬件描述語言的方法

7.2 VHDL硬件描述語言的基本架構(gòu)組成

7.2.1 Library聲明的格式

7.2.2 Use聲明的格式

7.2.3 Entity電路實(shí)體的描述格式

7.2.4 Architecture結(jié)構(gòu)體的描述格式

7.2.5 Structure聲明所使用的格式及范例

7.2.6 Dataflow描述的格式及范例

7.2.7 Behavioral行為描述的格式及范例

7.2.8 組成聲明描述的格式及范例

Chapter8 VHDL硬件描述語言的描述規(guī)則

8.1 VHDL硬件描述語言指令的命名規(guī)則

8.1.1 VHDL的批注

8.2 VHDL語句的描述形式

8.3 VHDL的常用指令

8.3.1 IF條件式

8.3.2 WHEN…ELSE語句

8.3.3 CASE…IS…WHEN…WHENOTHERS語句

8.3.4 WITH…SELECT…WHEN…WHENOTHERS語句

8.3.5 LOOP語句

8.3.6 NEXT語句

8.3.7 WAIT語句

8.4 VHDL中所使用的運(yùn)算符

8.5 VHDL的保留字

Chapter9VHDL設(shè)計實(shí)例

9.1 3對8譯碼器

9.2 十六進(jìn)制加減計數(shù)器

9.2.1 分頻器的設(shè)計

9.2.2 十六進(jìn)制加減計數(shù)器的設(shè)計

9.2.3 多路選擇器

9.2.4 七段顯示器譯碼器的設(shè)計

9.2.5 十六進(jìn)制加減計數(shù)器完整電路的設(shè)計

9.3 BCD加減計數(shù)器

9.3.1 BCD加減計數(shù)器的設(shè)計方法

9.3.2 分頻器、多路選擇器、七段顯示器譯碼器模塊的導(dǎo)入

9.3.3 BCD加減計數(shù)電路的完整設(shè)計

9.4 跑馬燈

9.4.1 八位右移寄存器的設(shè)計

9.4.2 完整跑馬燈的設(shè)計

Chapter10VHDL專題設(shè)計

1018×8點(diǎn)陣LED

1011基本架構(gòu)

1012設(shè)計方法

1013合成及下載

102液晶顯示

1021液晶顯示模塊基本架構(gòu)

1022LCM工作原理

1023設(shè)計方法

1024VHDL設(shè)計

1025合成及下載

1026LCD由右向左移位顯示的設(shè)計

103鍵盤

1031鍵盤讀取基本原理

1032設(shè)計方法一

1033設(shè)計方法二

104蜂鳴器

1041蜂鳴器發(fā)音的基本原理

1042設(shè)計方法

105RS232接口

1051打開一個新工程

1052VHDL設(shè)計

1053合成及下載

1054計算機(jī)超級終端的設(shè)置

參考文獻(xiàn)641