前言

第1章 引論 1

1.1　集成電路發(fā)展史簡(jiǎn)介 1

1.2　國(guó)內(nèi)集成電路發(fā)展現(xiàn)狀 2

1.3　國(guó)際集成電路發(fā)展趨勢(shì) 4

第2章 集成電路后端設(shè)計(jì)方法 5

2.1　集成電路后端設(shè)計(jì) 5

2.2　后端全定制設(shè)計(jì)方法 5

2.2.1　后端全定制設(shè)計(jì)流程介紹 6

2.2.2　主流后端全定制設(shè)計(jì)工具介紹 6

2.2.3　后端全定制設(shè)計(jì)小結(jié) 13

2.3　后端半定制設(shè)計(jì)方法 13

2.3.1　后端半定制設(shè)計(jì)流程介紹 13

2.3.2　主流后端半定制設(shè)計(jì)工具介紹 14

2.3.3　后端半定制設(shè)計(jì)小結(jié) 21

第一部分　后端全定制設(shè)計(jì)及實(shí)戰(zhàn)

第3章 后端全定制設(shè)計(jì)之標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù) 24

3.1　設(shè)計(jì)標(biāo)準(zhǔn)單元庫(kù)的重要性 24

3.2　標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù) 25

3.2.1　標(biāo)準(zhǔn)單元的基本介紹 25

3.2.2　標(biāo)準(zhǔn)單元的基本類型 27

3.2.3　標(biāo)準(zhǔn)單元庫(kù)提供的數(shù)據(jù) 29

3.2.4　標(biāo)準(zhǔn)單元設(shè)計(jì)參數(shù) 29

3.3　標(biāo)準(zhǔn)單元設(shè)計(jì)流程 39

3.3.1　方案設(shè)計(jì) 40

3.3.2　標(biāo)準(zhǔn)單元電路及版圖設(shè)計(jì) 43

3.3.3　標(biāo)準(zhǔn)單元庫(kù)版圖和時(shí)序信息的提取 45

3.3.4　庫(kù)模型與庫(kù)文檔生成 47

3.3.5　設(shè)計(jì)工具流程驗(yàn)證 48

3.3.6　測(cè)試電路設(shè)計(jì)及工藝流片驗(yàn)證 49

3.4　標(biāo)準(zhǔn)單元設(shè)計(jì)需要的數(shù)據(jù) 49

3.5　標(biāo)準(zhǔn)單元設(shè)計(jì)EDA工具 50

第4章 后端全定制設(shè)計(jì)之標(biāo)準(zhǔn)單元電路設(shè)計(jì)技術(shù) 51

4.1　CMOS工藝數(shù)字電路實(shí)現(xiàn)結(jié)構(gòu) 51

4.1.1　靜態(tài)電路實(shí)現(xiàn)結(jié)構(gòu) 51

4.1.2　偽NMOS電路實(shí)現(xiàn)結(jié)構(gòu) 52

4.1.3　傳輸管與傳輸門(mén)電路 53

4.1.4　動(dòng)態(tài)電路實(shí)現(xiàn)結(jié)構(gòu) 54

4.1.5　高扇入邏輯電路的實(shí)現(xiàn)結(jié)構(gòu) 55

4.2　CMOS數(shù)字電路優(yōu)化 60

4.3　標(biāo)準(zhǔn)單元庫(kù)中幾種時(shí)序單元介紹 61

4.3.1　C2MOS觸發(fā)器 62

4.3.2　真單相觸發(fā)器 62

4.3.3　脈沖觸發(fā)器 63

4.3.4　數(shù)據(jù)流觸發(fā)器 64

第5章 后端全定制設(shè)計(jì)之標(biāo)準(zhǔn)單元電路設(shè)計(jì)實(shí)戰(zhàn) 65

5.1　電路設(shè)計(jì)流程 65

5.2　時(shí)序單元HLFF的電路設(shè)計(jì) 65

5.2.1　建立庫(kù)及電路設(shè)計(jì)環(huán)境 65

5.2.2　Vituoso Schematic Composer使用基礎(chǔ) 68

5.2.3　時(shí)序單元HLFF電路實(shí)現(xiàn) 69

5.2.4　時(shí)序單元HLFF電路元件的產(chǎn)生 70

5.2.5　時(shí)序單元HLFF電路網(wǎng)表輸出 71

5.3　時(shí)序單元HLFF的電路仿真 72

5.3.1　設(shè)置帶激勵(lì)輸入的仿真電路圖 73

5.3.2　使用Virtuoso Spectre Circuit Simulator進(jìn)行電路仿真 74

第6章 后端全定制設(shè)計(jì)之標(biāo)準(zhǔn)單元版圖設(shè)計(jì)技術(shù) 80

6.1　基本CMOS工藝流程 80

6.2　基本版圖層 82

6.2.1　NMOS/PMOS晶體管的版圖實(shí)現(xiàn) 83

6.2.2　串聯(lián)晶體管的版圖實(shí)現(xiàn) 83

6.2.3　并聯(lián)晶體管的版圖實(shí)現(xiàn) 84

6.2.4　CMOS反相器的版圖實(shí)現(xiàn) 85

6.2.5　緩沖器的版圖實(shí)現(xiàn) 85

6.2.6　CMOS二輸入與非門(mén)和或非版圖實(shí)現(xiàn) 86

6.3　版圖設(shè)計(jì)規(guī)則 87

6.4　版圖設(shè)計(jì)中晶體管布局方法 93

6.4.1　基本歐拉路徑法 94

6.4.2　歐拉路徑法在動(dòng)態(tài)電路中的應(yīng)用 95

6.4.3　晶體管尺寸對(duì)版圖的影響 97

6.5　標(biāo)準(zhǔn)單元版圖設(shè)計(jì)的基本指導(dǎo) 97

6.5.1　優(yōu)化設(shè)計(jì)標(biāo)準(zhǔn)單元 98

6.5.2　標(biāo)準(zhǔn)單元PIN腳的設(shè)計(jì) 100

第7章 后端全定制設(shè)計(jì)之標(biāo)準(zhǔn)單元版圖設(shè)計(jì)實(shí)戰(zhàn) 104

7.1　版圖設(shè)計(jì)流程 104

7.2　時(shí)序單元HLFF版圖實(shí)現(xiàn) 105

7.2.1　建立項(xiàng)目庫(kù)及版圖設(shè)計(jì)環(huán)境 105

7.2.2　Vituoso Layout Editor使用基礎(chǔ) 106

7.2.3　時(shí)序單元HLFF版圖實(shí)現(xiàn) 111

7.2.4　時(shí)序單元HLFF版圖GDS輸出 115

7.3　版圖設(shè)計(jì)規(guī)則檢查 116

7.3.1　執(zhí)行版圖設(shè)計(jì)規(guī)則檢查 116

7.3.2　基于版圖設(shè)計(jì)規(guī)則結(jié)果的調(diào)試 119

7.4　版圖與電路等價(jià)性檢查 120

7.4.1　執(zhí)行版圖與電路等價(jià)性檢查 120

7.4.2　基于版圖與電路等價(jià)性檢查結(jié)果的調(diào)試 124

7.5　版圖寄生參數(shù)提取 126

第8章 后端全定制設(shè)計(jì)之標(biāo)準(zhǔn)單元特征化技術(shù) 129

8.1　標(biāo)準(zhǔn)單元時(shí)序模型介紹 129

8.1.1　基本的時(shí)序模型歸納 129

8.1.2　時(shí)序信息建模方法 130

8.1.3　時(shí)序信息文件基本內(nèi)容 131

8.2　標(biāo)準(zhǔn)單元物理格式LEF介紹 136

8.2.1　LEF文件中重要參數(shù)詳細(xì)說(shuō)明 136

8.2.2　LEF文件全局設(shè)置 139

8.2.3　LEF文件中工藝庫(kù)物理信息設(shè)置 139

8.2.4　LEF文件中單元庫(kù)物理信息設(shè)置 142

8.2.5　LEF對(duì)應(yīng)的圖形視圖 144

第9章 后端全定制設(shè)計(jì)之標(biāo)準(zhǔn)單元特征化實(shí)戰(zhàn) 145

9.1　時(shí)序信息提取實(shí)現(xiàn) 145

9.1.1　時(shí)序信息特征化的實(shí)現(xiàn)流程 145

9.1.2　時(shí)序信息特征化的數(shù)據(jù)準(zhǔn)備 146

9.1.3　標(biāo)準(zhǔn)單元HLFF的時(shí)序信息特征化 149

9.1.4　SiliconSmart工具流程介紹 155

9.2　物理信息抽象化實(shí)現(xiàn) 155

9.2.1　物理信息抽象化實(shí)現(xiàn)流程 156

9.2.2　建立物理信息抽象化工作環(huán)境 156

9.2.3　標(biāo)準(zhǔn)單元HLFF的物理信息抽象化 161

9.2.4　版圖抽象化后LEF數(shù)據(jù)輸出 174

第二部分　后端半定制設(shè)計(jì)及實(shí)戰(zhàn)

第10章　后端半定制設(shè)計(jì)之物理實(shí)現(xiàn)技術(shù) 178

10.1　半定制物理實(shí)現(xiàn)工程師應(yīng)該具備的能力 178

10.2　半定制物理實(shí)現(xiàn)流程 179

10.3　半定制物理實(shí)現(xiàn)使用的EDA工具 181

10.4　半定制物理實(shí)現(xiàn)需要的數(shù)據(jù) 182

10.5　布局規(guī)劃 182

10.6　電源規(guī)劃 188

10.6.1　電壓降與電遷移 188

10.6.2　電源規(guī)劃前的功耗預(yù)估方法 193

10.6.3　電源條帶的基本設(shè)置方法 194

10.6.4　電源環(huán)的基本設(shè)置方法 197

10.6.5　電源網(wǎng)絡(luò)分析的基本方法 197

10.7　時(shí)鐘樹(shù)的實(shí)現(xiàn) 199

10.7.1　常見(jiàn)時(shí)鐘網(wǎng)絡(luò)的實(shí)現(xiàn)方法 199

10.7.2　時(shí)鐘樹(shù)的綜合策略 201

10.7.3　時(shí)鐘樹(shù)的基本性能參數(shù) 202

10.7.4　時(shí)鐘樹(shù)的綜合流程 205

10.7.5　門(mén)控時(shí)鐘 209

10.7.6　時(shí)鐘樹(shù)優(yōu)化基本指導(dǎo) 210

10.8　布線 214

10.8.1　天線效應(yīng) 214

10.8.2　串?dāng)_噪聲 220

10.8.3　數(shù)?；旌闲盘?hào)線走線的基本方法 224

10.9　ECO 226

第11章　后端半定制設(shè)計(jì)之Open-SparcT1-FPU布局布線實(shí)戰(zhàn) 229

11.1　布局布線的基本流程 229

11.2　布局布線工作界面介紹 230

11.3　建立布局布線工作環(huán)境 231

11.4　布局布線實(shí)現(xiàn) 236

11.4.1　芯片布局 236

11.4.2　電源網(wǎng)絡(luò)實(shí)現(xiàn) 238

11.4.3　自動(dòng)放置標(biāo)準(zhǔn)單元 244

11.4.4　時(shí)鐘樹(shù)綜合 247

11.4.5　布線 252

11.4.6　芯片版圖完整性實(shí)現(xiàn) 256

11.4.7　布局布線數(shù)據(jù)輸出 259

第12章　后端半定制設(shè)計(jì)之Open-SparcT1-FPU電壓降分析實(shí)戰(zhàn) 262

12.1　電壓降分析的基本流程 262

12.2　建立電壓降分析的工作環(huán)境 262

12.3　電壓降分析實(shí)現(xiàn) 266

12.3.1　設(shè)置電源網(wǎng)格庫(kù) 266

12.3.2　功耗計(jì)算 269

12.3.3　電壓降分析 271

第三部分　靜態(tài)時(shí)序分析及實(shí)戰(zhàn)

第13章　靜態(tài)時(shí)序分析技術(shù) 278

13.1　靜態(tài)時(shí)序分析介紹 278

13.1.1　靜態(tài)時(shí)序分析背景 278

13.1.2　靜態(tài)時(shí)序分析優(yōu)缺點(diǎn) 279

13.2　靜態(tài)時(shí)序分析基本知識(shí) 280

13.2.1　CMOS邏輯門(mén)單元時(shí)序參數(shù) 280

13.2.2　時(shí)序模型 281

13.2.3　互連線模型 282

13.2.4　時(shí)序單元相關(guān)約束 283

13.2.5　時(shí)序路徑 284

13.2.6　時(shí)鐘特性 287

13.2.7　時(shí)序弧 289

13.2.8　PVT環(huán)境 292

13.3　串?dāng)_噪聲 293

13.3.1　串?dāng)_噪聲惡化原因 293

13.3.2　串?dāng)_噪聲的體現(xiàn)形式 294

13.3.3　串?dāng)_噪聲相互作用形式 295

13.3.4　時(shí)間窗口 296

13.4　時(shí)序約束 298

13.4.1　時(shí)鐘約束 298

13.4.2　I/O延時(shí)約束 308

13.4.3　I/O環(huán)境建模約束 309

13.4.4　時(shí)序例外 311

13.4.5　恒定狀態(tài)約束 315

13.4.6　屏蔽時(shí)序弧 316

13.4.7　時(shí)序設(shè)計(jì)規(guī)則約束 317

13.5　靜態(tài)時(shí)序分析基本方法 318

13.5.1　時(shí)序圖 318

13.5.2　時(shí)序分析策略 320

13.5.3　時(shí)序路徑延時(shí)的計(jì)算方法 321

13.5.4　時(shí)序路徑的分析方法 323

13.5.5　時(shí)序路徑分析模式 327

第14章　靜態(tài)時(shí)序分析實(shí)戰(zhàn) 339

14.1　靜態(tài)時(shí)序分析基本流程 339

14.2　建立靜態(tài)時(shí)序分析工作環(huán)境 339

14.3　靜態(tài)時(shí)序分析實(shí)現(xiàn) 343

14.3.1　建立時(shí)間分析 344

14.3.2　保持時(shí)間分析 360

14.3.3　時(shí)序設(shè)計(jì)規(guī)則分析 369

14.3.4　時(shí)序違反修復(fù) 371

參考文獻(xiàn) 374

CMOS集成電路后端設(shè)計(jì)與實(shí)戰(zhàn)造價(jià)信息

市場(chǎng)價(jià) 信息價(jià) 詢價(jià)
材料名稱 規(guī)格/型號(hào) 市場(chǎng)價(jià)
（除稅）		 工程建議價(jià)
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集成電路在線測(cè)試系統(tǒng) TH2424|5832臺(tái) 1 查看價(jià)格 成都天大儀器設(shè)備有限公司 四川  成都市 2015-10-22
集成電路測(cè)試儀 SIMI-100|3臺(tái) 1 查看價(jià)格 成都天大儀器設(shè)備有限公司 四川  成都市 2015-03-31
無(wú)繩電話機(jī)集成電路 LM386-4|9857個(gè) 1 查看價(jià)格 北京宇光四達(dá)郵電工程技術(shù)有限公司 北京  北京市 2015-11-18

《CMOS集成電路后端設(shè)計(jì)與實(shí)戰(zhàn)》詳細(xì)介紹整個(gè)后端設(shè)計(jì)流程，分為概述、全定制設(shè)計(jì)、半定制設(shè)計(jì)、時(shí)序分析四大部分。本書(shū)同時(shí)基于廣度和深度兩個(gè)方面來(lái)闡述整個(gè)CMOS集成電路后端設(shè)計(jì)流程與設(shè)計(jì)技術(shù)，并通過(guò)實(shí)戰(zhàn)案例進(jìn)行更深入地技術(shù)應(yīng)用講解，使集成電路后端設(shè)計(jì)初學(xué)者同時(shí)得到理論與實(shí)戰(zhàn)兩方面的雙重提高。

CMOS集成電路后端設(shè)計(jì)與實(shí)戰(zhàn)目錄常見(jiàn)問(wèn)題

CMOS集成電路后端設(shè)計(jì)與實(shí)戰(zhàn)目錄文獻(xiàn)

CMOS集成電路排氣扇節(jié)電自動(dòng)控制 CMOS集成電路排氣扇節(jié)電自動(dòng)控制

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本文采用低功耗CMOS集成電路構(gòu)成排氣扇節(jié)電自動(dòng)控制電路,比采用分立元件組成的線路更為簡(jiǎn)單、可靠性高、易于制作、稍作調(diào)試即可正常工作。 1.工作原理電路原理如圖1所示,做成的電氣箱如圖2所示。A為CMOS可編程定時(shí)集成電路

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CMOS集成電路中電源和地之間的ESD保護(hù)電路設(shè)計(jì) CMOS集成電路中電源和地之間的ESD保護(hù)電路設(shè)計(jì)

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討論了3種常用的CMOS集成電路電源和地之間的ESD保護(hù)電路,分別介紹了它們的電路結(jié)構(gòu)以及設(shè)計(jì)考慮,并用Hspice對(duì)其中利用晶體管延時(shí)的電源和地的保護(hù)電路在ESD脈沖和正常工作兩種情況下的工作進(jìn)行了模擬驗(yàn)證。結(jié)論證明:在ESD脈沖下,該保護(hù)電路的導(dǎo)通時(shí)間為380ns;在正常工作時(shí),該保護(hù)電路不會(huì)導(dǎo)通,因此這種利用晶體管延時(shí)的保護(hù)電路完全可以作為CMOS集成電路電源和地之間的ESD保護(hù)電路。

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《CMOS射頻集成電路分析與設(shè)計(jì)》以實(shí)現(xiàn)一個(gè)完整的無(wú)線收發(fā)機(jī)射頻前端為主線，按照“射頻電路基礎(chǔ)—射頻電路元器件—無(wú)線收發(fā)機(jī)系統(tǒng)結(jié)構(gòu)—射頻模塊電路分析與設(shè)計(jì)—后端設(shè)計(jì)與混合信號(hào)集成—無(wú)線收發(fā)機(jī)實(shí)例”的結(jié)構(gòu)編寫(xiě)?！禖MOS射頻集成電路分析與設(shè)計(jì)》力圖面向?qū)嶋H應(yīng)用，在介紹清楚基本概念的基礎(chǔ)上，著重討論在集成射頻前端框架下各模塊電路的設(shè)計(jì)方法及提高性能的措施。全書(shū)共15章，第1-4章介紹了射頻電路基礎(chǔ)，第5-6章討論了射頻集成電路常用的元器件，第7章討論了無(wú)線收發(fā)機(jī)射頻前端的系統(tǒng)結(jié)構(gòu)，第8-13章討論了主要射頻電路模塊的分析與設(shè)計(jì)問(wèn)題，第14章介紹了射頻集成電路的后端設(shè)計(jì)及混合信號(hào)集成問(wèn)題，最后一章給出了一個(gè)無(wú)線接收機(jī)模擬前端實(shí)現(xiàn)的實(shí)例。

全書(shū)共15章，第1-4章介紹了射頻電路基礎(chǔ)，第5-6章討論了射頻集成電路常用的元器件，第7章討論了無(wú)線收發(fā)機(jī)射頻前端的系統(tǒng)結(jié)構(gòu)，第8-13章討論了主要射頻電路模塊的分析與設(shè)計(jì)問(wèn)題，第14章介紹了射頻集成電路的后端設(shè)計(jì)及混合信號(hào)集成問(wèn)題，最后一章給出了一個(gè)無(wú)線接收機(jī)模擬前端實(shí)現(xiàn)的實(shí)例。

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CMOS集成電路設(shè)計(jì)手冊(cè)(第3版·基礎(chǔ)篇)榮獲美國(guó)工程教育協(xié)會(huì)獎(jiǎng)

CMOS集成電路設(shè)計(jì)手冊(cè)(第3版·基礎(chǔ)篇)是CMOS集成電路設(shè)計(jì)領(lǐng)域的權(quán)威書(shū)籍，有著以下的優(yōu)點(diǎn)

1. 專門(mén)討論了CMOS集成電路設(shè)計(jì)的基礎(chǔ)知識(shí)。

2. 詳細(xì)討論了CMOS集成電路的結(jié)構(gòu)、工藝以及相關(guān)的電參數(shù)知識(shí)。

3. 理論知識(shí)的討論深入淺出，有利于讀者理解。

4. 對(duì)書(shū)中涵蓋的內(nèi)容，作者做了較為詳細(xì)的描述，細(xì)致入微，有助于讀者打下堅(jiān)實(shí)的理論的基礎(chǔ)。

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本書(shū)從系統(tǒng)級(jí)芯片（SOC）設(shè)計(jì)的需要出發(fā)，介紹CMOS模擬集成電路和CMOS數(shù)字集成電路的設(shè)計(jì)，內(nèi)容包括：集成電路設(shè)計(jì)概論；CMOS工藝及版圖；MOS晶體管與CMOS模擬電路基礎(chǔ)；COMS數(shù)字電路中的基本門(mén)電路；模擬系統(tǒng)設(shè)計(jì)；數(shù)字系統(tǒng)設(shè)計(jì)；硬件描述語(yǔ)言VHDL基礎(chǔ)。 本書(shū)可作為高等理工院校電子、通信、計(jì)算機(jī)等專業(yè)高年級(jí)本科生及碩士研究生教材，也可供從事CMOS集成電路設(shè)計(jì)工作的科研人員參考。

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