信號,電源完整性仿真設(shè)計與高速產(chǎn)品應(yīng)用實(shí)例

本書較系統(tǒng)、全面、深入地介紹了高速電路信號完整性分析與設(shè)計的基本理論、概念、技術(shù)和應(yīng)用。全書共分12章，內(nèi)容包括：高速信號與高速電路的基本概念、高速信號完整性基本理論、高速邏輯電路分析、高速信號的反射分析、串?dāng)_分析、開關(guān)噪聲分析、時序分析、EMC分析、電源完整性分析、信號完整性仿真模型分析、高速電路差分線設(shè)計以及高速電路仿真設(shè)計實(shí)例等。本書配有免費(fèi)電子教學(xué)課件。

本書層次結(jié)構(gòu)清晰，內(nèi)容全面，敘述由淺入深，理論、分析與設(shè)計相結(jié)合，前后連貫。本書還將當(dāng)前高速信號環(huán)境下通信電子電路設(shè)計所面臨的具體問題，結(jié)合高速電路設(shè)計的基本理論和先進(jìn)的信號完整性仿真設(shè)計與分析工具，對電路設(shè)計中所涉及的信號完整性問題進(jìn)行重點(diǎn)闡述，充分反映了近年來高速電路設(shè)計的新理論、新方法、新技術(shù)和新應(yīng)用，可以幫助讀者盡快了解和跟蹤高速電路設(shè)計領(lǐng)域的最新發(fā)展。

本書可作為高等院校理工科電子科學(xué)與技術(shù)以及信息與通信類研究生和高年級本科生的教材及參考書，亦可作為從事通信與電子電路設(shè)計的工程技術(shù)人員學(xué)習(xí)和掌握高速電路設(shè)計與仿真分析的培訓(xùn)教材和參考書。

《高速電路設(shè)計仿真實(shí)戰(zhàn)：信號與電源完整性》致力于用通俗易懂、有趣的語言風(fēng)格，對SIPI的基礎(chǔ)知識、PCB的層疊與阻抗、DDR與SERDES相關(guān)的設(shè)計，以及在工作中收集到的問題進(jìn)行講解，減少深奧的公式推導(dǎo)，增加感性理解，通過直觀的描述和簡單的案例介紹，讓廣大的硬件人員認(rèn)識到什么是高速設(shè)計，在高速設(shè)計中需要做好哪些事情?！陡咚匐娐吩O(shè)計仿真實(shí)戰(zhàn)：信號與電源完整性》深入淺出，易于理解，工程案例豐富，既適合硬件工程師、硬件相關(guān)的研究人員閱讀；也適合高速仿真及測試相關(guān)專業(yè)領(lǐng)域的工程師、PCB設(shè)計工程師、EMC工程師，以及相關(guān)專業(yè)的學(xué)生學(xué)習(xí)。

第1章 對的時間做對的事情

1．1 SI、PI概述

1．1．1 高速先生看信號完整性

1．1．2 高速先生看電源完整性

1．1．3 高速領(lǐng)域的現(xiàn)狀及存在的問題

1．1．4 高速先生看設(shè)計規(guī)則

1．2 什么是對的時間

1．2．1 信號上升時間與傳播延時

1．2．2 高速串行總線

1．3 對的時間，我們要做哪些對的事情

1．3．1 并行總線的設(shè)計要點(diǎn)

1．3．2 串行總線“小時候”

1．3．3 *高的信號速率

1．4 如何面對高速設(shè)計的挑戰(zhàn)

第2章 高速設(shè)計的基礎(chǔ)知識

2．1 基本概念

2．1．1 時域與頻域

2．1．2 高頻與高速

2．2 S參數(shù)

2．2．1 如何描述通道

2．2．2 S參數(shù)簡介

2．3 電阻、電容、電感

2．3．1 電阻與阻抗

2．3．2 電容的物理基礎(chǔ)

2．3．3 電感的物理基礎(chǔ)

2．3．4 真實(shí)電容與電感的阻抗

2．4 基礎(chǔ)知識的作用

第3章 傳輸線的基本特性

3．1 傳輸線的阻抗與延時

3．1．1 傳輸線概述

3．1．2 信號的傳輸速度與延時

3．1．3 傳輸線零階模型

3．1．4 傳輸線一階模型

3．1．5 阻抗的計算

3．2 傳輸線的損耗

3．2．1 趨膚效應(yīng)與導(dǎo)體損耗

3．2．2 損耗正切角與介質(zhì)損耗

3．2．3 傳輸線的二階模型

3．2．4 如何減小損耗

3．2．5 微帶線的損耗

3．2．6 參考電源層

第4章 傳輸線的反射拓?fù)渑c端接

4．1 傳輸線的反射

4．1．1 反射原理

4．1．2 反射與時間

4．1．3 頻域中的反射

4．2 拓?fù)渑c端接

4．2．1 拓?fù)浣Y(jié)構(gòu)的種類

4．2．2 T形拓?fù)浣Y(jié)構(gòu)解析

4．2．3 端接介紹

4．2．4 源端串聯(lián)端接

4．2．5 末端并聯(lián)端接

4．2．6 戴維南端接與RC端接

4．2．7 Flyby拓?fù)浣Y(jié)構(gòu)

第5章 串?dāng)_從入門到進(jìn)階

5．1 理解串?dāng)_

5．1．1 電磁場的世界觀

5．1．2 理性的串?dāng)_

5．2 串?dāng)_分析

5．2．1 近端串?dāng)_與遠(yuǎn)端串?dāng)_

5．2．2 串?dāng)_的估值

5．2．3 串?dāng)_與包地

5．3 差分線

5．3．1 串?dāng)_與差分線

5．3．2 差分線的阻抗

5．3．3 模態(tài)與傳輸速度

第6章 高速PCB層疊設(shè)計基礎(chǔ)

6．1 層疊設(shè)計概述

6．1．1 層疊設(shè)計與阻抗控制的幾個層次

6．1．2 常規(guī)層疊設(shè)計需要了解的板材知識

6．2 與層疊設(shè)計相關(guān)的關(guān)鍵要點(diǎn)

6．2．1 信號回流與參考平面

6．2．2 數(shù)/?；旌显O(shè)計時“地”的分割

6．2．3 串?dāng)_與層疊設(shè)計

6．2．4 “地”平面可以隔*串?dāng)_嗎？

6．3 層疊設(shè)計流程

6．3．1 層數(shù)規(guī)劃

6．3．2 板材選擇

6．3．3 層疊之阻抗設(shè)計

6．3．4 阻抗的其他問題

6．4 層疊規(guī)劃案例

6．4．1 6層板層疊及假八層問題

6．4．2 12層板層疊案例

第7章 時序概述與時序設(shè)計

7．1 時序概述——故事從等長講起

7．1．1 那些年，我們一起繞過的等長

7．1．2 等長還是等時

7．1．3 關(guān)于時序的小故事

7．2 共同時鐘總線的時序

7．2．1 時序參數(shù)及公式

7．2．2 時序計算案例

7．3 源同步時鐘總線的時序

7．4 串行總線時代開啟

7．5 等長與等時

7．6 繞線與時序

第8章 DDRx設(shè)計與仿真

8．1 DDRx簡介

8．1．1 DDRx的前世與今生

8．1．2 DDRx的關(guān)鍵技術(shù)介紹

8．2 DDRx布局布線

8．2．1 DDRx布局的那些事

8．2．2 DDRx布線的那些事

8．3 DDRx規(guī)范解讀

8．4 DDRx信號質(zhì)量與時序的關(guān)鍵問題

8．4．1 拓?fù)浣Y(jié)構(gòu)——Flyby拓?fù)浣Y(jié)構(gòu)或T形拓?fù)浣Y(jié)構(gòu)

8．4．2 等長與間距

8．4．3 容性負(fù)載補(bǔ)償

8．4．4 時鐘信號差分電容

8．5 DDRx仿真與調(diào)試案例

第9章 高速串行總線設(shè)計與仿真

9．1 串行技術(shù)介紹

9．1．1 并行與串行

9．1．2 高速串行總線重要特征

9．2 高速串行總線布局布線通用要求

9．2．1 高速串行總線布局要求

9．2．2 高速串行總線通用布線要求

9．3 常見高速串行總線介紹

9．3．1 高速串行協(xié)議之10GBASE-KKR

9．3．2 高速串行協(xié)議之SFP

9．3．3 高速串行協(xié)議之100 GBASE-KR4

9．3．4 高速串行協(xié)議之CEI-28G-VSR

9．4 高速串行信號優(yōu)化案例

第10章 電源的設(shè)計與仿真——直流部分

10．1 電源完整性概述

10．1．1 高壓大電流電源的設(shè)計難點(diǎn)

10．1．2 低壓大電流電源的設(shè)計難點(diǎn)

10．2 開關(guān)電源

10．2．1 開關(guān)電源簡介

10．2．2 開關(guān)電源和線性電源

10．2．3 開關(guān)電源的布局

10．2．4 開關(guān)電源的布線

10．3 從直流角度看電源完整性

10．3．1 電源載流能力的重要性

10．3．2 孔銅厚度及面銅電鍍厚度

10．3．3 大孔還是小孔

10．3．4 壓降問題

10．3．5 電源直流設(shè)計總結(jié)

第11章 電源的設(shè)計與仿真——交流部分

11．1 電源交流問題概述

11．1．1 新的電源設(shè)計思路

11．1．2 目標(biāo)阻抗的PDN設(shè)計方法

11．1．3 基于PDN的目標(biāo)阻抗設(shè)計法的挑戰(zhàn)

11．2 電容設(shè)計

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