信號完整性分析與設計

《信號完整性分析與設計》為電子信息與電氣學科規(guī)劃教材·電子信息科學與工程類專業(yè)。

張木水,2004年獲西安電子科枝大學電子工程專業(yè)學士學位并免試推薦為碩博連讀研究生，2009年獲西安電子科技大學電路與系統(tǒng)博士學位。已在IEEE Transactions on MTT、IEEE Transations On AP、IEEE-LMWC上發(fā)表第一作者署名論文7篇。目前是中山大學電子通信工程系副教授,在高速數(shù)字設計及互連建模、電源分配系統(tǒng)設計、電磁完整性分析等方面有較深的造詣。

李玉山,1968年本科畢業(yè)于哈爾濱軍事工程學院。1968年~1979年在貴州○八三基地研制雷達及通信系統(tǒng)。1986年獲西北電訊工程學院碩士學位。1986年赴美國邁阿密大學研究數(shù)字視覺及VLsl設計，1999年赴美國北卡州立大學研究人工視覺及高速電路設計。完成科研項目40項。獲省部級獎勵10項，出版論著10部,主持制定中國電子行業(yè)標準5部，發(fā)表論文被三大檢索收錄90多篇?，F(xiàn)勾西安電子科技大學教授、電路與系統(tǒng)博士生導師。研究方向為:高速互連及信號完整性,數(shù)字系統(tǒng)及EDA技術。

正文語種: 中文

條形碼: 9787121105623

《信號完整性分析與設計》以高速PCB/封裝為主要研究對象，輔之以典型的仿真示例，深入闡明電路中信號完整性(SI)、電源完整性(PI)和電磁完整性(EMI)三類性能分析技術。內容側重于引導對高速電路原理的感悟和理解，注重培養(yǎng)工程師們對高速設計的直覺把握。

《信號完整性分析與設計》以深入淺出的方式，從系統(tǒng)及電路的高速效應出發(fā)，對互連設計與完整性分析技術進行全方位、多角度的透視;完整論述SI、PI和EMI間的相關機理和本質;著力揭示無源元件的物理及拓撲結構與復雜電氣性能之間的內在聯(lián)系;附錄還介紹了高速信令和PI仿真技術。

書中介紹的技術可直接指導實際高速電路與系統(tǒng)的設計與分析，具有很強的工程實用性。《信號完整性分析與設計》的讀者覆蓋面廣，可以作為研究生學習廣義信號完整性的課程教材或參考書，也可以作為高速電路與系統(tǒng)設計師們的研發(fā)手冊與實踐指南。

第一部分 信號完整性

第1章 高速電路與信號完整性

1.1 工藝進步是高速化的引擎

1.2 高速電路的技術支點

1.2.1 高速I/O信令標準

1.2.2 中心平臺PCB

1.2.3 核心支點ASIC/FPGA

1.2.4 高速海量存儲器

1.3 高速電路的SI、PI和EMI

1.4 SI、PI和EMI協(xié)同設計

1.5 PDN影響SI

1.6 EMI的源頭設計策略

參考文獻第2章 高速互連設計基礎

2.1 電阻

2.1.1 互連線的電阻

2.1.2 單位長度電阻

2.1.3 方塊電阻

2.1.4 非均勻電流聚集下的電阻

2.1.5 高頻時的互連電阻

.2.2 電感

2.2.1 自感與互感

2.2.2 局部電感與回路電感

2.2.3 電感與地彈

2.2.4 方塊電感

2.2.5 非均勻電流聚集下的電感

2.2.6 趨膚效應與擠近效應

2.3 電容

2.3.1 電容的靜態(tài)/動態(tài)定義

2.3.2 有效介電常數(shù)

2.3.3 單位長度電容

2.3.4 平面電容與去耦時間

2.4 傳輸線基礎

2.4.1 傳輸線方程

2.4.2 特性阻抗的近似計算

2.5 高速及高頻的概念

2.5.1 上升邊和邊沿率

2.5.2 上升邊的空間延伸

2.5.3 轉折頻率/信號帶寬

2.5.4 快邊沿率效應

2.5.5 寄生效應

2.5.6 高頻效應

2.6 高速互連的表征

2.6.1 頻域:S參數(shù)

2.6.2 時域:眼圖

2.7 差分傳輸線

2.7.1 差分信號與差分對

2.7.2 奇模、偶模與差分阻抗

2.7.3 差分對的匹配

2.7.4 混模S參數(shù)

參考文獻

第3章 反射、串擾與同時開關噪聲

3.1 反射

3.1.1 反射原理

3.1.2 傳輸線匹配策略

3.1.3 典型不連續(xù)的反射分析

3.2 串擾

3.2.1 互容與互感

3.2.2 容性耦合與感性耦合

3.2.3 串擾的仿真及其對信號的影響

3.2.4 降低串擾的措施

3.3 同時開關噪聲

3.3.1 同時開關噪聲的成因

3.3.2 ΔI與SSN的建模仿真

3.4 小結

參考文獻

第4章 非理想互連的分析與設計

4.1 一般互連與非理想互連

4.1.1 常見的互連線結構

4.1.2 非理想互連的協(xié)同分析

4.2 走線突變

4.3 過孔

4.3.1 過孔的返回路徑

4.3.2 過孔的種類

4.3.3 過孔的傳輸特性與平面諧振

4.3.4 過孔耦合

4.3.5 過孔返回路徑的分析與設計

4.3.6 微過孔工藝

4.4 參考平面不連續(xù)

4.4.1 參考平面不連續(xù)導致SI、PI和EMI問題

4.4.2 平面分割的權衡

4.5 連接器

4.5.1 連接器引入阻抗突變

4.5.2 為信號引腳分配緊鄰的返回路徑

4.5.3 連接器與PCB的連接

4.6 封裝

4.6.1 封裝工藝的進步趨勢

4.6.2 改善性能的封裝設計

4.7 小結

參考文獻

第5章 非理想互連的建模與仿真

5.1 信號帶寬與上升邊

5.2 互連線的特性區(qū)域

5.2.1 集總區(qū)域

5.2.2 RC區(qū)域

5.2.3 LC區(qū)域

5.2.4 趨膚效應區(qū)域

5.2.5 介質損耗區(qū)域

5.2.6 波導色散區(qū)域

5.3 集總建模與寬帶建模

5.3.1 互連建模概述

5.3.2 集總建模

5.3.3 寬帶建模

5.4 基于TDR測量的走線突變建模

5.4.1 不連續(xù)的集總近似條件

5.4.2 阻抗曲線與電路拓撲

5.4.3 模型帶寬與入射信號上升邊

5.5 基于電流通路的過孔建模與仿真

5.5.1 過孔建模仿真概述

5.5.2 電源/地平面對的宏模型

5.5.3 單個完全切換過孔的建模仿真

5.5.4 多個完全切換過孔間耦合的建模仿真

5.5.5 部分切換過孔的建模仿真

5.5.6 包含短路孔或去耦電容器的過孔建模仿真

5.5.7 過孔建模仿真要點

5.6 小結

參考文獻

第6章 高速總線設計

6.1 高速總線結構概述

6.1.1 并行總線向串行總線的過渡

6.1.2 背板總線拓撲結構

6.1.3 SerDes

6.1.4 RapidIO

6.1.5 PCIExpress

6.2 菊花鏈拓撲設計

6.2.1 分支線的反射

6.2.2 菊花鏈布線的分析與仿真

6.2.3 中途容性負載的影響

6.3 蛇形布線

6.3.1 并行總線的時序

6.3.2 蛇形布線

6.4 1 10GHz高速串行鏈路分析與設計

6.4.1 高速串行鏈路的主要問題

6.4.2 過孔阻抗的匹配補償設計

6.4.3 高速連接器

6.4.4 差分對布線

6.4.5 寄生參數(shù)補償

6.4.6 鏈路高頻損耗評估

6.4.7 預加重/去加重與均衡

6.4.8 鏈路的系統(tǒng)級仿真

6.5 小結

參考文獻

第二部分 電源完整性

第7章 PDN分析與設計基礎

7.1 集成電路的功率傳輸

7.1.1 供電電壓制約電路性能

7.1.2 功率傳輸中的問題

7.2 PDN的組成

7.2.1 VRM

7.2.2 去耦電容器

7.2.3 PCB和封裝電源/地平面

7.2.4 芯片電源分配網絡

7.3 電源/地平面噪聲的產生與傳播

7.3.1 電源/地平面諧振模式

7.3.2 PCB過孔切換

7.3.3 IC電流吸取

7.4 基于目標阻抗的PDN設計

7.5 平面PDN常用的建模技術

7.5.1 諧振腔法

7.5.2 分布式電路法

7.6 PDN集總分析技術

7.6.1 去耦電容器的頻率特性

7.6.2 PDN集總分析

7.7 PDN設計專題討論

7.7.1 PDN去耦設計的不同途徑

7.7.2 去耦電容器的位置設計

7.7.3 材料及厚度對性能的影響

7.8 PDN中的DC-DC穩(wěn)壓器

7.8.1 DC-DC穩(wěn)壓器指標參數(shù)

7.8.2 線性穩(wěn)壓器

7.8.3 開關穩(wěn)壓器

7.8.4 DC-DC穩(wěn)壓器的選用

7.8.5 1.5 V設計示例:CycloneEPC12FPGA

7.8.6 電源/地平面版圖設計

參考文獻

第8章 高速PDN頻域分析與設計

8.1 引言

8.2 平面PDN的特性

8.2.1 PDN的疊加阻抗

8.2.2 PDN的全局和本地特性

8.3 多輸入疊加阻抗

8.3.1 多輸入疊加阻抗的定義

8.3.2 多輸入疊加阻抗的計算

8.3.3 示例分析

8.4 多輸入自阻抗

8.4.1 多輸入自阻抗的定義

8.4.2 多輸入自阻抗的計算

8.4.3 示例分析

8.4.4 去耦平面PDN的多輸入自阻抗

8.5 多輸入阻抗能準確表征PDN

8.6 基于多輸入阻抗的PDN分析與設計

8.6.1 基于多輸入阻抗的分析方法

8.6.2 示例討論

8.7 時域仿真驗證

8.7.1 SPICE和FDTD時域驗證

8.7.2 實驗測量驗證

8.8 小結

參考文獻

第9章 高速PDN時域分析與設計

9.1 引言

9.2 去耦電容器網絡的時間有限響應

9.2.1 去耦網絡的瞬態(tài)響應

9.2.2 去耦網絡的目標去耦時間

9.3 PDN串聯(lián)電感導致功率傳輸延遲

9.3.1 功率傳輸延遲的估算

9.3.2 功率傳輸延遲的驗證

9.4 去耦電容器的時域表征及設計

9.4.1 ΔV時常數(shù)的定義

9.4.2 串聯(lián)電感/電阻、電容及噪聲容限對ΔV時常數(shù)的影響

9.4.3 去耦網絡設計原理

9.4.4 去耦電容器數(shù)目計算

9.5 基于功率傳輸?shù)母咚貾DN去耦網絡設計

9.5.1 去耦網絡集總假設成立

9.5.2 ΔV時常數(shù)的驗證

9.5.3 復雜PDN的設計

9.5.4 最快去耦電容器的選擇

9.5.5 去耦電容器擺放位置的分析

9.6 與目標阻抗法的比較

9.6.1 功率傳輸法所得的PDN輸入阻抗

9.6.2 目標阻抗法、功率傳輸法與電源噪聲的關系

9.6.3 功率傳輸法的優(yōu)點

9.7 設計驗證

9.7.1 FDTD全波驗證

9.7.2 實驗測量驗證

9.8 小結

參考文獻

第10章 PDN噪聲耦合管理與抑制

10.1 PDN噪聲管理概述

10.2 器件與電源噪聲

10.2.1 器件的選擇

10.2.2 面向器件的PDN設計

10.3 為信號路徑設計低阻抗的緊鄰返回路徑

10.3.1 減少返回路徑不連續(xù)

10.3.2 避免返回路徑重疊

10.3.3 適當分配信號引腳和地引腳

10.4 切斷電源噪聲的傳播路徑

10.4.1 源端抑制噪聲

10.4.2 在傳播途中抑制噪聲

10.4.3 在敏感區(qū)域抑制噪聲

10.5 電源/地平面噪聲管理

10.5.1 去耦電容器

10.5.2 短路孔

10.5.3 平面分割

10.5.4 網絡隔離

10.6 小結

參考文獻

第三部分 電磁完整性

第11章 電磁完整性設計基礎

11.1 EMC設計必不可少

11.2 數(shù)字電路設計中的EMC--電磁完整性

11.3 EMI與SI、PI的關系

11.4 電流回路的輻射

11.4.1 差分電流輻射

11.4.2 共模電流輻射

11.5 PCB中主導EMI的互連結構

11.5.1 高速信號與互連

11.5.2 外層信號回路

11.5.3 互連阻抗不匹配

11.5.4 電源/地平面諧振腔

11.5.5 非理想電流回路

11.6 接"地"之"迷"

11.6.1 返回路徑不是簡單的"地"

11.6.2 不同"地"的含義

11.6.3 "地"并非電流槽

11.6.4 PCB參考的連接策略

11.7 EMI設計要點

11.8 小結

參考文獻

第12章 高速PCB的EMI設計

12.1 數(shù)字器件的選擇與電路設計

12.1.1 數(shù)字器件選擇要點

12.1.2 電路設計要點

12.2 電磁屏蔽與濾波設計

12.2.1 電磁屏蔽

12.2.2 濾波

12.3 參考平面的分析與設計

12.3.1 參考平面的作用

12.3.2 參考平面的設計

12.3.3 元器件的連接與安裝

12.3.4 參考平面的諧振

12.3.5 邊緣輻射

12.3.6 過孔設計

12.3.7 平面分割

12.4 PDN電源/地去耦設計

12.4.1 概述

12.4.2 分立去耦

12.4.3 平面對去耦

12.5 匹配傳輸線設計

12.5.1 傳輸線及匹配

12.5.2 傳輸線布線與連接器設計

12.5.3 差分對

12.6 PCB疊層設計

12.6.1 減小走線/元器件到平面的間距

12.6.2 銅平衡

12.6.3 單層PCB

12.6.4 兩層PCB

12.6.5 四層PCB

12.6.6 六層PCB

12.6.7 八層PCB

12.6.8 PCB層數(shù)設計

參考文獻

附錄A 高速信令簡介

附錄B 電源完整性分析典型示例

附錄C 技術要點匯總

本書的主要內容

·信號完整性和物理設計概論

·帶寬、電感和特性阻抗的實質含義

·電阻、電容、電感和阻抗的相關分析

·解決信號完整性問題的四個實用技術手段:經驗法則、解析近似、數(shù)值模擬、實際測量

·物理互連設計對信號完整性的影響

·數(shù)學推導背后隱藏的解決方案

·改進信號完整性推薦的設計準則

通常，大多數(shù)同類書籍都會花費大量的篇幅進行嚴格的理論推導和數(shù)學描述，而本書則更強調直觀理解、實用工具和工程實踐。