Xilinx系列FPGA芯片IP核詳解

本書(shū)詳細(xì)講述了Altera FPGA的IP核，使讀者更加深入地理解FPGA的開(kāi)發(fā)和應(yīng)用

劉東華，男，內(nèi)蒙古人，博士，副教授，2002年畢業(yè)于國(guó)防科技大學(xué)，獲信息與通信工程專(zhuān)業(yè)博士學(xué)位，2004年入中國(guó)科學(xué)院計(jì)算技術(shù)研究所計(jì)算機(jī)科學(xué)與技術(shù)博士后流動(dòng)站，2006年出站。曾參與完成科研項(xiàng)目十余項(xiàng)，發(fā)表相關(guān)學(xué)術(shù)論文二十余篇，主講本科生課程《信息論與編碼》、研究生課程《糾錯(cuò)編碼》和博士生選修課《高級(jí)編碼技術(shù)研討》，主要研究方向?yàn)樾畔⒄撆c信道編碼。

書(shū) 名: Xilinx FPGA數(shù)字電路設(shè)計(jì)

出版時(shí)間: 2012年1月1日

開(kāi)本: 16開(kāi)

定價(jià): 85.00元

Chapter 1 使用FPGA芯片設(shè)計(jì)數(shù)字電路的方法

1.1 什么是FPGA

1.2 FPGA芯片的發(fā)展過(guò)程及其基本架構(gòu)

1.2.1 PLD的基本架構(gòu)

1.2.2 PLD的種類(lèi)

1.3 XilinxFPGA的基本架構(gòu)

1.3.1 XilinxSpartan?3ANFPGA的基本架構(gòu)

1.4 XilinxSpartan3ANFPGA芯片型號(hào)代表的意義

1.5 數(shù)字電路的傳統(tǒng)設(shè)計(jì)方法

1.6 使用FPGA設(shè)計(jì)數(shù)字電路的方法

1.6.1 使用繪圖方式設(shè)計(jì)數(shù)字電路的方法

1.6.2 使用VHDL硬件描述語(yǔ)言設(shè)計(jì)數(shù)字電路的方法

1.6.3 使用Verilog硬件描述語(yǔ)言設(shè)計(jì)數(shù)字電路的方法

1.6.4 使用狀態(tài)機(jī)方式設(shè)計(jì)數(shù)字電路的方法

1.7 XilinxISE開(kāi)發(fā)系統(tǒng)功能簡(jiǎn)介

1.8 使用XilinxISE開(kāi)發(fā)系統(tǒng)設(shè)計(jì)FPGA及CPLD操作方式的差異

1.9 XilinxISimSimulator簡(jiǎn)介

1.1 0ModelSim模擬器簡(jiǎn)介

Chapter2 XilinxISEWebPACK及ModelSimXE

模擬器的下載及安裝

2.1 ISEWebPACK軟件的下載

2.1.1 登錄Xilinx公司網(wǎng)站

2.1.2 進(jìn)行注冊(cè)

2.1.3 下載ISEWebPACK軟件

2.1.4 ISEWebPACK更新文件的下載

2.1.5 License文件的產(chǎn)生及下載

2.2 ISEWebPACK軟件的安裝

2.3 XilinxISEWebPACK的更新

2.4 ModelSimXE模擬器的下載及安裝

2.4.1 ModelSimXE模擬器的下載

2.4.2 ModelSimXE模擬器的安裝

2.4.3 MdelSimLicense文件的下載及安裝

2.5 ISEWebPACKLicense文件的更新方法

Chapter3 FPGA芯片開(kāi)發(fā)板

3.1 概述

3.2 依元素XC3S200AN_FT256FPGA芯片開(kāi)發(fā)板

3.3 依元素XC3S200AN_FT256開(kāi)發(fā)板外圍裝置與FPGA芯片引腳

3.3.1 電源裝置

3.3.2 輸入裝置

3.3.3 輸出裝置

3.3.4 RS232傳輸接口

3.3.5 XilinxSpartan3ANXC3S200AN?FTG256FPGA芯片

3.3.6 J1Connector

3.3.7 J2Connector

3.4 XC3S200AN_FT256開(kāi)發(fā)板的下載方式

Chapter4 XilinxISE的簡(jiǎn)易操作步驟

4.1 如何進(jìn)入ISEProjectNavigator窗口

4.2 如何新建工程

4.3 如何離開(kāi)所建立的工程

4.4 ProjectNavigator窗口功能介紹

4.5 如何打開(kāi)一個(gè)舊的工程

4.6 基本邏輯門(mén)介紹

4.6.1 非門(mén)的電路符號(hào)、布爾代數(shù)式及真值表

4.6.2 或門(mén)的電路符號(hào)、布爾代數(shù)式及真值表

4.6.3 與門(mén)的電路符號(hào)、布爾代數(shù)式及真值表

4.6.4 異或門(mén)的電路符號(hào)、布爾代數(shù)式及真值表

4.7 基本邏輯門(mén)設(shè)計(jì)方法

4.7.1 取出邏輯門(mén)組件

4.7.2 緩沖器組件的取出

4.7.3 執(zhí)行連線的動(dòng)作

4.7.4 加入輸入/輸出端

4.7.5 定義輸入/輸出端名稱(chēng)

4.8 基本邏輯門(mén)功能模擬的執(zhí)行

4.8.1 TestBench的產(chǎn)生

4.8.2 TestBench語(yǔ)法的檢查

4.8.3 使用ISim模擬器的模擬方法

4.8.4 模擬時(shí)間的設(shè)定

4.8.5 使用ModelSim模擬器的模擬方法

4.9 設(shè)計(jì)執(zhí)行

4.9.1 ImplementationConstraintsFile的設(shè)定

4.9.2 ImplementDesign的執(zhí)行

4.10 使用FPGAEditor查看芯片布局與布線

4.11 FPGA芯片資源利用報(bào)告的查看

4.12 ConfigurationData的產(chǎn)生

4.13 時(shí)序模擬的執(zhí)行

4.13.1 使用ModelSim執(zhí)行時(shí)序模擬的方法

4.13.2 使用XilinxISimSimulator執(zhí)行時(shí)序模擬的方法

4.14 Configuration的執(zhí)行

4.14.1 直接下載至FPGA芯片

4.14.2 下載至FPGA芯片內(nèi)部的FlashMemory

4.14.3 USB下載線的連接方法

4.14.4 直接下載至FPGA與下載至FPGAFlash的差異

4.15 以HDL硬件描述語(yǔ)言設(shè)計(jì)數(shù)字電路的方法

Chapter5 組合邏輯設(shè)計(jì)實(shí)例

5.1 編碼器

5.1.1 十進(jìn)制對(duì)二進(jìn)制編碼器

5.1.2 使用繪圖方式的設(shè)計(jì)方法

5.1.3 功能模擬的執(zhí)行

5.1.4 ModelSim模擬器的簡(jiǎn)易操作

5.1.5 將十進(jìn)制對(duì)二進(jìn)制編碼器設(shè)計(jì)成組件模塊使用

5.1.6 十進(jìn)制對(duì)二進(jìn)制編碼器組件模塊的模擬及下載

5.2 如何將建立的組件模塊用于別的工程

5.3 BCD譯碼器

5.3.1 BCD譯碼器的基本電路

5.3.2 使用繪圖方式的設(shè)計(jì)方法

5.3.3 將BCD譯碼器組成組件模塊使用

5.3.4 再使用ModelSim模擬電路的功能

5.3.5 執(zhí)行及下載

5.4 2對(duì)4譯碼器

5.5 多路分配器

5.5.1 1對(duì)4多路分配器

5.6 多路選擇器

5.6.1 4對(duì)1多路選擇器

5.7 一位全加器的設(shè)計(jì)

5.7.1 一位半加器

5.7.2 一位全加器

5.8 二位全加器的設(shè)計(jì)

5.9 BCD七段顯示器譯碼器的設(shè)計(jì)

5.9.1 七段顯示器的基本架構(gòu)

5.9.2 七段顯示器譯碼器的真值表

5.9.3 布爾代數(shù)式

5.9.4 邏輯電路圖

5.9.5 使用XilinxECS繪圖

5.9.6 使用ModelSim執(zhí)行電路功能模擬

5.9.7 將七段顯示器譯碼器設(shè)計(jì)成組件模塊使用

5.9.8 再使用ModelSim模擬電路的功能

5.9.9 ImplementationConstraintsFile的執(zhí)行

5.9.1 0ImplementDesign的執(zhí)行

5.9.1 1時(shí)序模擬的執(zhí)行

5.9.1 2Configuration的執(zhí)行

Chapter6 時(shí)序邏輯電路設(shè)計(jì)

6.1 四位異步加法計(jì)數(shù)器的設(shè)計(jì)

6.2 不同頻率時(shí)鐘脈沖產(chǎn)生電路的設(shè)計(jì)

6.3 具有七段顯示器譯碼器的四位異步加法計(jì)數(shù)器的設(shè)計(jì)

Chapter7 VHDL硬件描述語(yǔ)言設(shè)計(jì)方法

7.1 使用VHDL硬件描述語(yǔ)言設(shè)計(jì)數(shù)字電路

7.1.1 使用ISEHDLTextEditor編輯VHDL硬件描述語(yǔ)言設(shè)計(jì)

電路

7.1.2 使用ISE語(yǔ)言樣板設(shè)計(jì)VHDL硬件描述語(yǔ)言的方法

7.2 VHDL硬件描述語(yǔ)言的基本架構(gòu)組成

7.2.1 Library聲明的格式

7.2.2 Use聲明的格式

7.2.3 Entity電路實(shí)體的描述格式

7.2.4 Architecture結(jié)構(gòu)體的描述格式

7.2.5 Structure聲明所使用的格式及范例

7.2.6 Dataflow描述的格式及范例

7.2.7 Behavioral行為描述的格式及范例

7.2.8 組成聲明描述的格式及范例

Chapter8 VHDL硬件描述語(yǔ)言的描述規(guī)則

8.1 VHDL硬件描述語(yǔ)言指令的命名規(guī)則

8.1.1 VHDL的批注

8.2 VHDL語(yǔ)句的描述形式

8.3 VHDL的常用指令

8.3.1 IF條件式

8.3.2 WHEN…ELSE語(yǔ)句

8.3.3 CASE…IS…WHEN…WHENOTHERS語(yǔ)句

8.3.4 WITH…SELECT…WHEN…WHENOTHERS語(yǔ)句

8.3.5 LOOP語(yǔ)句

8.3.6 NEXT語(yǔ)句

8.3.7 WAIT語(yǔ)句

8.4 VHDL中所使用的運(yùn)算符

8.5 VHDL的保留字

Chapter9VHDL設(shè)計(jì)實(shí)例

9.1 3對(duì)8譯碼器

9.2 十六進(jìn)制加減計(jì)數(shù)器

9.2.1 分頻器的設(shè)計(jì)

9.2.2 十六進(jìn)制加減計(jì)數(shù)器的設(shè)計(jì)

9.2.3 多路選擇器

9.2.4 七段顯示器譯碼器的設(shè)計(jì)

9.2.5 十六進(jìn)制加減計(jì)數(shù)器完整電路的設(shè)計(jì)

9.3 BCD加減計(jì)數(shù)器

9.3.1 BCD加減計(jì)數(shù)器的設(shè)計(jì)方法

9.3.2 分頻器、多路選擇器、七段顯示器譯碼器模塊的導(dǎo)入

9.3.3 BCD加減計(jì)數(shù)電路的完整設(shè)計(jì)

9.4 跑馬燈

9.4.1 八位右移寄存器的設(shè)計(jì)

9.4.2 完整跑馬燈的設(shè)計(jì)

Chapter10VHDL專(zhuān)題設(shè)計(jì)

1018×8點(diǎn)陣LED

1011基本架構(gòu)

1012設(shè)計(jì)方法

1013合成及下載

102液晶顯示

1021液晶顯示模塊基本架構(gòu)

1022LCM工作原理

1023設(shè)計(jì)方法

1024VHDL設(shè)計(jì)

1025合成及下載

1026LCD由右向左移位顯示的設(shè)計(jì)

103鍵盤(pán)

1031鍵盤(pán)讀取基本原理

1032設(shè)計(jì)方法一

1033設(shè)計(jì)方法二

104蜂鳴器

1041蜂鳴器發(fā)音的基本原理

1042設(shè)計(jì)方法

105RS232接口

1051打開(kāi)一個(gè)新工程

1052VHDL設(shè)計(jì)

1053合成及下載

1054計(jì)算機(jī)超級(jí)終端的設(shè)置

參考文獻(xiàn)641