電能計(jì)量芯片降低功耗的方法權(quán)利要求

1.一種電能計(jì)量芯片降低功耗的方法，該電能計(jì)量芯片設(shè)有兩個(gè)時(shí)鐘域，其中該電能計(jì)量芯片的CPU位于時(shí)鐘域一，并且該電能計(jì)量芯片還包括計(jì)量電路，計(jì)量電路包括功率有效值計(jì)算電路與能量累加電路，該二電路均位于時(shí)鐘域二，時(shí)鐘域一選擇使用低頻時(shí)鐘與高頻時(shí)鐘，并可停止動(dòng)作并維持恒定電平，時(shí)鐘域二選擇使用低頻時(shí)鐘、降頻時(shí)鐘及高頻時(shí)鐘，并可停止動(dòng)作維持恒定電平，并且該電能計(jì)量芯片可選擇通過電池或電力線供電，該方法包括如下步驟：電能計(jì)量芯片判斷是通過電池還是電力線供電；如果該電能計(jì)量芯片通過電池供電，則計(jì)量電路檢測電壓輸入信號的有效值是否小于一設(shè)定閾值，同時(shí)電流輸入信號的有效值是否大于一設(shè)定閾值；如是，則令時(shí)鐘域一使用高頻時(shí)鐘，時(shí)鐘域二使用高頻時(shí)鐘，計(jì)量電路計(jì)算電流輸入的電流有效值，并把得到的電流有效值設(shè)定為能量累加電路的固定輸入，并通過寄存器設(shè)定使功率有效值計(jì)算電路中的所有觸發(fā)器輸入不發(fā)生變化，之后令時(shí)鐘域一停止動(dòng)作維持恒定電平；如否，則令時(shí)鐘域一和時(shí)鐘域二停止動(dòng)作維持恒定電平；如果該電能計(jì)量芯片是通過電力線供電，則計(jì)量電路檢測電壓輸入信號的有效值是否小于某個(gè)閾值，如是則時(shí)鐘域一使用32768xN赫茲時(shí)鐘，其中N<100，而時(shí)鐘域二使用降頻時(shí)鐘；如否，則進(jìn)入正常工作模式，時(shí)鐘域一與二均使用高頻時(shí)鐘。

2.如權(quán)利要求1所述的電能計(jì)量芯片降低功耗的方法，其特征在于：時(shí)鐘域一與時(shí)鐘域二停止動(dòng)作維持恒定電平之后，芯片持續(xù)判斷是否有恢復(fù)供電復(fù)位或者IO休眠喚醒復(fù)位發(fā)生，如有則返回判斷該電能計(jì)量芯片是通過電池還是電力線供電，如否則時(shí)鐘域一與時(shí)鐘域二保持停止動(dòng)作并維持恒定電平。

3.如權(quán)利要求1所述的電能計(jì)量芯片降低功耗的方法，其特征在于：在時(shí)鐘域一使用高頻時(shí)鐘，時(shí)鐘域二使用高頻時(shí)鐘，計(jì)量電路計(jì)算電流輸入的電流有效值，并把得到的電流有效值設(shè)定為能量累加電路的固定輸入，并通過寄存器設(shè)定使功率有效值計(jì)算電路中的所有觸發(fā)器輸入不發(fā)生變化，之后令時(shí)鐘域一停止動(dòng)作維持恒定電平后，系統(tǒng)持續(xù)判斷是否有恢復(fù)供電復(fù)位或者IO休眠喚醒復(fù)位或者定時(shí)休眠喚醒復(fù)位發(fā)生，如有則返回判斷該電能計(jì)量芯片是通過電池還是電力線供電，如否則重復(fù)上述過程。

4.如權(quán)利要求1所述的電能計(jì)量芯片降低功耗的方法，其特征在于：該芯片使用一個(gè)輸入引腳來判斷當(dāng)前的供電狀態(tài)，定義PWRUP信號標(biāo)志為從這個(gè)輸入引腳得到的供電狀態(tài)，PWRUP＝0表示芯片由電池供電，PWRUP＝1表示芯片由電力線供電。

5.如權(quán)利要求1所述的電能計(jì)量芯片降低功耗的方法，其特征在于：時(shí)鐘域一的低頻時(shí)鐘為32768赫茲、高頻時(shí)鐘為32768xN，其中N為PLL倍頻系數(shù)，時(shí)鐘域二的低頻時(shí)鐘為32768赫茲、降頻時(shí)鐘為204800赫茲、高頻時(shí)鐘為819200赫茲。

6.如權(quán)利要求5所述的電能計(jì)量芯片降低功耗的方法，其特征在于：時(shí)鐘域一的高頻時(shí)鐘的典型值為32768x100。

7.如權(quán)利要求1所述的電能計(jì)量芯片降低功耗的方法，其特征在于：如果該電能計(jì)量芯片是通過電力線供電，且計(jì)量電路檢測電壓輸入信號的有效值小于某個(gè)閾值，則時(shí)鐘域

一使用32768x25赫茲時(shí)鐘。

8.如權(quán)利要求1所述的電能計(jì)量芯片降低功耗的方法，其特征在于：如果該電能計(jì)量芯片是通過電力線供電，且計(jì)量電路檢測電壓輸入信號的有效值小于某個(gè)閾值，在CPU處理任務(wù)的空閑時(shí)刻，時(shí)鐘域一的所有觸發(fā)器的輸入都不再發(fā)生變化，直到有其他任務(wù)時(shí)，時(shí)鐘域一才退出上述狀態(tài)。

9.如權(quán)利要求1所述的電能計(jì)量芯片降低功耗的方法，其特征在于：芯片進(jìn)入正常工作模式時(shí)，時(shí)鐘域一使用3.2768兆赫時(shí)鐘。

《電能計(jì)量芯片降低功耗的方法》有關(guān)一種降低功耗的方法，特別是指應(yīng)用于電能計(jì)量芯片中，用來降低電能計(jì)量芯片的功耗的方法。

圖1為實(shí)施《電能計(jì)量芯片降低功耗的方法》的電能計(jì)量芯片降低功耗的方法的流程圖。

電能計(jì)量芯片降低功耗的方法專利目的

《電能計(jì)量芯片降低功耗的方法》的目的在于提供一種能涵蓋該系統(tǒng)芯片的各個(gè)工作狀態(tài)，以達(dá)到降低功耗的電能計(jì)量芯片降低功耗的方法。

電能計(jì)量芯片降低功耗的方法技術(shù)方案

實(shí)施《電能計(jì)量芯片降低功耗的方法》的電能計(jì)量芯片降低功耗的方法，該電能計(jì)量芯片設(shè)有兩個(gè)時(shí)鐘域，其中該電能計(jì)量芯片的CPU位于時(shí)鐘域一，并且該電能計(jì)量芯片還包括計(jì)量電路，計(jì)量電路包括功率有效值計(jì)算電路與能量累加電路，該二電路均位于時(shí)鐘域二，時(shí)鐘域一選擇使用低頻時(shí)鐘與高頻時(shí)鐘，并可停止動(dòng)作并維持恒定電平，時(shí)鐘域二選擇使用低頻時(shí)鐘、降頻時(shí)鐘及高頻時(shí)鐘，并可停止動(dòng)作維持恒定電平，并且該電能計(jì)量芯片可選擇通過電池或電力線供電，該方法包括如下步驟：

電能計(jì)量芯片判斷是通過電池還是電力線供電；

如果該電能計(jì)量芯片通過電池供電，則計(jì)量電路檢測電壓輸入信號的有效值是否小于一設(shè)定閾值，同時(shí)電流輸入信號的有效值是否大于一設(shè)定閾值？如是，則令時(shí)鐘域一使用高頻時(shí)鐘，時(shí)鐘域二使用高頻時(shí)鐘，計(jì)量電路計(jì)算電流輸入的電流有效值，并把得到的電流有效值設(shè)定為能量累加電路的固定輸入，并通過寄存器設(shè)定使功率有效值計(jì)算電路中的所有觸發(fā)器輸入不發(fā)生變化，之后令時(shí)鐘域一停止動(dòng)作維持恒定電平；如否，則令時(shí)鐘域一和時(shí)鐘域二停止動(dòng)作維持恒定電平；

如果該電能計(jì)量芯片是通過電力線供電，則計(jì)量電路檢測電壓輸入信號的有效值是否小于某個(gè)閾值，如是則時(shí)鐘域一使用介于低頻時(shí)鐘與高頻時(shí)鐘之間的時(shí)鐘，而時(shí)鐘域二使用降頻時(shí)鐘；如否，則進(jìn)入正常工作模式，時(shí)鐘域一與二均使用高頻時(shí)鐘。

依據(jù)上述主要特征，時(shí)鐘域一與時(shí)鐘域二停止動(dòng)作維持恒定電平之后，芯片持續(xù)判斷是否有恢復(fù)供電復(fù)位或者IO休眠喚醒復(fù)位發(fā)生，如有則返回判斷該電能計(jì)量芯片是通過電池還是電力線供電，如否則時(shí)鐘域與與時(shí)鐘域二保持停止動(dòng)作并維持恒定電平。

依據(jù)上述主要特征，時(shí)鐘域一與時(shí)鐘域二保持停止動(dòng)作并維持恒定電平狀態(tài)達(dá)到一定時(shí)間后，發(fā)生定時(shí)復(fù)位喚醒，重復(fù)休眠前的操作，并再次進(jìn)入保持停止動(dòng)作并維持恒定電平狀態(tài)，上述循環(huán)重復(fù)達(dá)到預(yù)設(shè)的次數(shù)后，則芯片進(jìn)入深休眠狀態(tài)，即只有電池供電變?yōu)檎９╇娕c系統(tǒng)芯片的IO輸入發(fā)生變化才令芯片喚醒復(fù)位。

依據(jù)上述主要特征，在時(shí)鐘域一使用高頻時(shí)鐘，時(shí)鐘域二使用高頻時(shí)鐘，計(jì)量電路計(jì)算電流輸入的電流有效值，并把得到的電流有效值設(shè)定為能量累加電路的固定輸入，并通過寄存器設(shè)定使功率有效值計(jì)算電路中的所有觸發(fā)器輸入不發(fā)生變化，之后令時(shí)鐘域一停止動(dòng)作維持恒定電平后，系統(tǒng)持續(xù)判斷是否有恢復(fù)供電復(fù)位或者IO休眠喚醒復(fù)位或者定時(shí)休眠喚醒復(fù)位發(fā)生，如有則返回判斷該電能計(jì)量芯片是通過電池還是電力線供電，如否則重復(fù)上述過程。

依據(jù)上述主要特征，該芯片使用一個(gè)輸入引腳來判斷當(dāng)前的供電狀態(tài)，定義PWRUP信號標(biāo)志為從這個(gè)輸入引腳得到的供電狀態(tài)，PWRUP=0表示芯片由電池供電，PWRUP=1表示芯片由電力線供電。

依據(jù)上述主要特征，時(shí)鐘域一的低頻時(shí)鐘為32768赫茲、高頻時(shí)鐘為32768xN，其中N為PLL倍頻系數(shù)，N的典型值為100，時(shí)鐘域二的低頻時(shí)鐘為32768赫茲、降頻時(shí)鐘為204800赫茲、高頻時(shí)鐘為819200赫茲，典型值為32768x100。

依據(jù)上述主要特征，如果該電能計(jì)量芯片是通過電力線供電，且計(jì)量電路檢測電壓輸入信號的有效值小于某個(gè)閾值，則時(shí)鐘域一使用32768xN赫茲時(shí)鐘，其中N<100，典型值為32768x25赫茲。

依據(jù)上述主要特征，如果該電能計(jì)量芯片是通過電力線供電，且計(jì)量電路檢測電壓輸入信號的有效值小于某個(gè)閾值，在CPU處理任務(wù)的空閑時(shí)刻，時(shí)鐘域一的所有觸發(fā)器的輸入都不再發(fā)生變化，直到有其他任務(wù)時(shí)，時(shí)鐘域一才退出上述狀態(tài)。

依據(jù)上述主要特征，芯片進(jìn)入正常工作模式時(shí)，時(shí)鐘域一使用3.2768兆赫時(shí)鐘。

電能計(jì)量芯片降低功耗的方法改善效果

《電能計(jì)量芯片降低功耗的方法》通過為電能計(jì)量系統(tǒng)芯片設(shè)置多種時(shí)鐘狀態(tài)，并根據(jù)系統(tǒng)芯片當(dāng)前的供電狀態(tài)以及休眠喚醒復(fù)位的產(chǎn)生來源進(jìn)行時(shí)鐘狀態(tài)的轉(zhuǎn)換，從而利于降低電能計(jì)量系統(tǒng)芯片的功耗。

CMOS電路中，有三部分功耗來源，即P_total=P_switching P_short P_leakage。其中P_total是一個(gè)CMOS電路的總功耗，P_switching是開關(guān)功耗，大小取決于負(fù)載電容的充放電；P_leakage是漏電功耗。截至2011年5月，芯片中最主要的功耗是開關(guān)功耗，但是隨著低閾值電壓技術(shù)在低功耗設(shè)計(jì)中的應(yīng)用，短路功耗和漏電功耗也會變得越來越重要。

其中開關(guān)功耗P_switching＝VDD×f_clk×Σα_iC_LiΔV_i，VDD是電源電壓；f_clk是時(shí)鐘頻率；如果一個(gè)電路包含n個(gè)結(jié)點(diǎn)，a_i是每秒鐘信號變化的次數(shù)，即開關(guān)活動(dòng)因子；C_Li是結(jié)點(diǎn)電容；ΔV_i是結(jié)點(diǎn)i的電壓變化幅度。

短路功耗發(fā)生在信號的翻轉(zhuǎn)瞬間，當(dāng)輸入信號的值在|Vth|和VDD-|Vtp|之間的時(shí)候，PMOS和NMOS同時(shí)導(dǎo)通，造成VDD到GND的短路電流。短路功耗可以表示為P_short＝V_DDI_short，I_short為短路電流。

漏電流功耗P_leakage=V_DDI_leakage，I_leakage是CMOS電路的漏電流，主要由亞閾值效應(yīng)以及漏源區(qū)與襯底反向偏置而引起的。對于深亞微米應(yīng)用，這一項(xiàng)尤其重要。

從上述分析可以知道，功耗與很多因素相關(guān)，如開關(guān)活動(dòng)因子、等效電容、電源電壓、工作頻率、短路電流、漏電流等。低功耗的設(shè)計(jì)方法就是從這幾個(gè)基本因素出發(fā)，分別降低這些影響因素以便達(dá)到降低功耗的目的。

在電能表系統(tǒng)應(yīng)用中，對整機(jī)的功耗有著嚴(yán)格的規(guī)定，例如在電池供電的情況下，要求能夠工作5年以上。在電能表的系統(tǒng)芯片解決方案中，整機(jī)的功耗主要來自計(jì)量系統(tǒng)芯片，因此需要設(shè)計(jì)一種方法能涵蓋該系統(tǒng)芯片的各個(gè)工作狀態(tài)，以達(dá)到降低功耗的目的。

為了實(shí)現(xiàn)降低功耗的目的，《電能計(jì)量芯片降低功耗的方法》為電能計(jì)量系統(tǒng)芯片設(shè)置多種時(shí)鐘狀態(tài)，并根據(jù)系統(tǒng)芯片當(dāng)前的供電狀態(tài)以及休眠喚醒復(fù)位的產(chǎn)生來源進(jìn)行時(shí)鐘狀態(tài)的轉(zhuǎn)換。

在本實(shí)施例中，使用系統(tǒng)芯片的一個(gè)輸入引腳來判斷當(dāng)前的供電狀態(tài)，定義PWRUP信號標(biāo)志為從這個(gè)輸入引腳得到的供電狀態(tài)，PWRUP=0表示芯片由電池供電，PWRUP=1表示芯片由電力線供電，即正常供電。

系統(tǒng)芯片內(nèi)部設(shè)置兩個(gè)時(shí)鐘域，CPU位于時(shí)鐘域1，而計(jì)量電路包括功率有效值計(jì)算電路與能量累加電路，該二電路均位于時(shí)鐘域2，兩個(gè)時(shí)鐘域分別使用獨(dú)立的時(shí)鐘。每個(gè)時(shí)鐘域的時(shí)鐘都可以由CPU運(yùn)行的控制軟件分別進(jìn)行控制，時(shí)鐘域1可以使用32768赫茲（低頻時(shí)鐘）以及32768xN（N為PLL倍頻系數(shù)，N的典型值為100）赫茲（高頻時(shí)鐘），并可以被門控，即時(shí)鐘域1的時(shí)鐘停止動(dòng)作，維持一個(gè)恒定電平。時(shí)鐘域2可以使用32768赫茲（低頻時(shí)鐘）、204800赫茲（降頻時(shí)鐘）、819200赫茲（高頻時(shí)鐘），并可以被門控，即時(shí)鐘域2的時(shí)鐘停止動(dòng)作，維持一個(gè)恒定電平。關(guān)于門控時(shí)鐘的過程，具體原理如下：

1.程序或者某個(gè)動(dòng)作觸發(fā)電路寫入一個(gè)控制寄存器；

2.電路查找時(shí)鐘的上升沿；

3.由于上升沿是從低電平到高電平的一個(gè)過程，電路在檢測到時(shí)鐘的上升沿后，等待適當(dāng)?shù)难訒r(shí)以便時(shí)鐘的電平變化過程穩(wěn)定，然后電路根據(jù)此寄存器的值輸出一個(gè)高電平或者低電平；

4.此高電平或者低電平與時(shí)鐘信號進(jìn)行“或操作”，輸出的信號作為門控之后的信號；

5.如上所述，當(dāng)控制寄存器的值無效的時(shí)候，門控電路輸出的是低電平，和時(shí)鐘信號進(jìn)行或操作后，時(shí)鐘信號依然保持原來的頻率，只是相位稍有延遲；當(dāng)控制寄存器的值有效的時(shí)候，門控電路輸出的是高電平，和時(shí)鐘信號進(jìn)行或操作后，輸出的時(shí)鐘信號變?yōu)楹愣ǖ母唠娖?，即被門控。

在系統(tǒng)芯片上電復(fù)位后的初始狀態(tài)下，時(shí)鐘域1使用32768赫茲時(shí)鐘，時(shí)鐘域2使用32768赫茲時(shí)鐘。

在PWRUP=0的情況下，時(shí)鐘域1可以使用低頻時(shí)鐘、高頻時(shí)鐘、或者被門控；時(shí)鐘域2可以使用低頻時(shí)鐘、降頻時(shí)鐘、高頻時(shí)鐘、或者被門控。在PWRUP=1的情況下，時(shí)鐘域1可以使用低頻時(shí)鐘、高頻時(shí)鐘，但是不能被門控；時(shí)鐘域2可以使用低頻時(shí)鐘、降頻時(shí)鐘、高頻時(shí)鐘，但是也不能被門控。

定義時(shí)鐘域1被門控的狀態(tài)為芯片的休眠狀態(tài)，而休眠狀態(tài)又分為淺休眠和深休眠兩種狀態(tài)。在淺休眠狀態(tài)下，當(dāng)PWRUP從0變?yōu)?（電池供電變?yōu)檎９╇姡?、IO事件（系統(tǒng)芯片的IO輸入發(fā)生變化）或者休眠達(dá)到一定時(shí)間（對進(jìn)入休眠狀態(tài)的時(shí)間進(jìn)行計(jì)時(shí)，達(dá)到某個(gè)閾值）都可以產(chǎn)生一個(gè)喚醒復(fù)位，從而使芯片回到初始狀態(tài)。在深休眠狀態(tài)下，只有PWRUP從0變?yōu)?（電池供電變?yōu)檎９╇姡?、IO事件（系統(tǒng)芯片的IO輸入發(fā)生變化）可以產(chǎn)生喚醒復(fù)位，休眠時(shí)間不能作為產(chǎn)生喚醒復(fù)位的依據(jù)。

在時(shí)鐘域1的時(shí)鐘不被門控的情況下，通過寄存器設(shè)定使時(shí)鐘域1中的所有觸發(fā)器的輸入都不再發(fā)生變化，定義這種狀態(tài)為時(shí)鐘域1的掛起狀態(tài)。

時(shí)鐘域2中的電路分為兩個(gè)部分，功率/有效值計(jì)算電路以及能量累加電路。在時(shí)鐘域2的時(shí)鐘不被門控的情況下，通過寄存器設(shè)定使功率/有效值計(jì)算電路中的所有觸發(fā)器的輸入都不再發(fā)生變化，并可以設(shè)定能量累加電路的輸入為某個(gè)固定值，定義這種狀態(tài)為時(shí)鐘域2的常量計(jì)量狀態(tài)。

參閱圖1所示，為實(shí)施《電能計(jì)量芯片降低功耗的方法》的電能計(jì)量芯片降低功耗的方法的流程圖，該方法包括如下步驟：

步驟100：判斷PWRUP是否為0？

步驟101：如是，則判斷計(jì)量電路檢測電壓輸入信號的有效值是否小于某個(gè)閾值，并且電流輸入信號的有效值是否大于某個(gè)閾值？

如是，則進(jìn)入步驟102，即進(jìn)入淺休眠與常量計(jì)量模式，之后持續(xù)判斷是否有恢復(fù)供電復(fù)位或者IO休眠喚醒復(fù)位或者定時(shí)休眠喚醒復(fù)位發(fā)生，即步驟105，如有則回到步驟100，如否則保持為淺休眠與常量計(jì)量模式。其中淺休眠與常量計(jì)量模式是指時(shí)鐘域1使用高頻時(shí)鐘，時(shí)鐘域2使用高頻時(shí)鐘，計(jì)量電路計(jì)算電流輸入的電流有效值，并把得到的電流有效值設(shè)定為能量累加電路的固定輸入，并通過寄存器設(shè)定使功率有效值計(jì)算電路中的所有觸發(fā)器輸入不發(fā)生變化，即時(shí)鐘域2進(jìn)入常量計(jì)量狀態(tài)，之后令時(shí)鐘域一停止動(dòng)作維持恒定電平，即芯片進(jìn)入淺休眠狀態(tài)。此特別適用于在某些竊電行為發(fā)生的時(shí)候，電流互感器產(chǎn)生的功率太小不足以讓芯片工作，或者電能表中不存在電流互感器元件，或者為正常的停電狀態(tài)，此時(shí)芯片完全由電能表中的電池供電。設(shè)時(shí)鐘域1使用高頻時(shí)鐘的時(shí)間為t（即計(jì)算獲得電流有效值的時(shí)間），保持淺休眠狀態(tài)的時(shí)間為T。由于能量累加電路相比功率/有效值計(jì)算電路面積極小，其功耗相比也可以忽略，且時(shí)鐘域2進(jìn)入常量計(jì)量狀態(tài)后，僅有與時(shí)鐘電路相關(guān)的功耗，其功耗也可以忽略的情況下，則芯片的平均功耗為（P_switching P_short）t/T P_leakage。

如否，則進(jìn)入庫存模式，即步驟103，之后持續(xù)判斷是否有恢復(fù)供電復(fù)位或者IO休眠喚醒復(fù)位發(fā)生，即步驟104，如有則回到步驟100，如否則保持為庫存模式。其中在庫存模式，系統(tǒng)門控時(shí)鐘域2的時(shí)鐘，并使芯片進(jìn)入淺休眠狀態(tài)，即此時(shí)時(shí)鐘域1與時(shí)鐘域2均被門控，處于停止動(dòng)作維持恒定電平狀態(tài)。休眠達(dá)到一定時(shí)間后，發(fā)生定時(shí)復(fù)位喚醒，重復(fù)休眠前的操作，并再次進(jìn)入淺休眠。上述循環(huán)重復(fù)達(dá)到預(yù)設(shè)的次數(shù)后，如果在之前的過程中始終沒有發(fā)生PWRUP從0變?yōu)?或者IO事件或者計(jì)量電路檢測電壓和電流輸入的有效值超出閾值的事件，則門控時(shí)鐘域2的時(shí)鐘，使芯片進(jìn)入深休眠狀態(tài)。在庫存模式下，只有恢復(fù)供電或者發(fā)生IO事件才能使芯片離開庫存狀態(tài)，否則，芯片會一直處于深休眠狀態(tài)，維持在極低功耗的狀態(tài)。在庫存模式下，P_switching＝VDD×f_clk×Σα_iC_LiΔV_i中的f_clk為0，P_switching為0，從而P_short也為0，芯片只剩下P_leakage。根據(jù)芯片的制造工藝，整個(gè)芯片的漏電流維持在幾百納安培。

當(dāng)在步驟100中判斷PWRUP不為0時(shí)，計(jì)量電路檢測電壓輸入信號的有效值是否小于某個(gè)閾值，即步驟106。

如是，則進(jìn)入降頻工作模式，即步驟108。其中降頻工作模式時(shí)，因PWRUP=1，根據(jù)芯片時(shí)鐘狀態(tài)的描述，時(shí)鐘域1和時(shí)鐘域2都不能被門控。為了降低功耗，時(shí)鐘域1使用32768xN（N<100，N的典型值為25）赫茲時(shí)鐘，時(shí)鐘域2使用降頻時(shí)鐘。并且在CPU處理任務(wù)的空閑時(shí)刻，時(shí)鐘域1進(jìn)入掛起狀態(tài)，直到有其他應(yīng)該處理的任務(wù)的時(shí)候（例如中斷或者定時(shí)達(dá)到預(yù)設(shè)閾值），時(shí)鐘域1才退出掛起狀態(tài)。即在降頻模式下，時(shí)鐘域1和時(shí)鐘域2降低了工作頻率，時(shí)鐘域2中的電路正常工作，正常計(jì)量電量。時(shí)鐘域1中的電路間歇性的對外界事件做出響應(yīng)。此適用于發(fā)生竊電行為且電壓輸入信號為0的時(shí)候，電能表里面的電流互感器能夠產(chǎn)生感應(yīng)電壓，并為芯片供電。由于電流互感器產(chǎn)生的功率有限，不足以支持芯片的正常功耗，所以要求此時(shí)芯片能夠工作，但是可以降低計(jì)量精度以及處理任務(wù)的能力。在降頻工作模式下，P_switching＝VDD×f_clk×Σα_iC_LiΔV_i中的f_clk降為正常狀態(tài)下的1/4，且時(shí)鐘域1中的大部分a_i在掛起狀態(tài)下為0，只有與時(shí)鐘相關(guān)的電路的a_i不等于0，從而時(shí)鐘域1中的大部分電路的P_switching為0，從而相關(guān)的P_short也為0。芯片只剩下P_leakage、降低為正常狀態(tài)下1/4的時(shí)鐘域2的P_swithcing，以及時(shí)鐘域1中的前述的相關(guān)功耗。

如否，則進(jìn)入正常工作模式，即步驟107，在正常工作模式下，時(shí)鐘域1使用3.2768兆赫時(shí)鐘（即N=100），時(shí)鐘域2使用819200赫茲時(shí)鐘，所有的電路均處于正常翻轉(zhuǎn)狀態(tài)，即P_switching中的f，a_i，deltavi均為正常值，時(shí)鐘電路的功耗也處于正常狀態(tài)。

從以上的描述中可以看出，在休眠狀態(tài)下f為0，P_switching=0，且時(shí)鐘電路功耗也為0，而在掛起狀態(tài)下，a_i為0，P_switching=0，僅存在時(shí)鐘電路功耗；在降頻模式下，功耗會根據(jù)降頻倍數(shù)成倍降低，從而可以有效在降低該電能計(jì)量芯片的功耗。

2016年12月7日，《電能計(jì)量芯片降低功耗的方法》獲得第十八屆中國專利優(yōu)秀獎(jiǎng)。 2100433B

要降低礦山電費(fèi)，應(yīng)做到3點(diǎn)：

(1)除控制有功功率消耗外，還需嚴(yán)格控制裝機(jī)容景，避免出現(xiàn)“大馬拉小車”現(xiàn)象。

(2)合理安排同時(shí)接入電網(wǎng)的變壓器臺數(shù)和容量。

(3)加強(qiáng)管理和調(diào)度。降低最大需量，采用哪種計(jì)費(fèi)方式，由礦山與供電部門根據(jù)當(dāng)?shù)厍闆r商定 。2100433B

目前SoC芯片對功耗要求越來越苛刻，如何最大限度的降低功耗成為集成電路設(shè)計(jì)領(lǐng)域亟待解決的關(guān)鍵問題。超級動(dòng)態(tài)電壓調(diào)節(jié)（UDVS）思想是動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)向低電壓區(qū)的延展，通過在芯片低負(fù)載時(shí)將電源電壓更大程度的降低（甚至低至亞閾值區(qū)）來大幅度降低芯片功耗，在低功耗方法中具有顯著優(yōu)勢。但是低電壓和超深亞微米下電路的延時(shí)特性受電源波動(dòng)、工藝偏差和溫度變化（PVT）的影響巨大，甚至?xí)斐呻娐饭ぷ鳡顟B(tài)出錯(cuò)。因此，項(xiàng)目研究了超級動(dòng)態(tài)電壓調(diào)節(jié)理論和電路實(shí)現(xiàn)方法，針對UDVS和先進(jìn)工藝下延時(shí)波動(dòng)大的問題，提出了新的片上時(shí)序監(jiān)測電路用來實(shí)時(shí)監(jiān)測電路的時(shí)序是否出錯(cuò)，并將檢測結(jié)果反饋給電壓調(diào)節(jié)單元以調(diào)節(jié)供電電壓來補(bǔ)償這種影響；并將開環(huán)控制與閉環(huán)控制相結(jié)合設(shè)計(jì)了自適應(yīng)電壓頻率調(diào)節(jié)方案，攻克了在較大電壓范圍內(nèi)根據(jù)芯片的實(shí)際工作情況自適應(yīng)調(diào)節(jié)電路工作電壓的關(guān)鍵技術(shù)，最大程度的降低了由于PVT影響帶來的時(shí)序余量，從而有效降低了SoC芯片的功耗。 項(xiàng)目的核心內(nèi)容包括：1）建立了一套最優(yōu)化能耗模型來尋找數(shù)字電路的最低工作點(diǎn)，用以指導(dǎo)UDVS電壓調(diào)節(jié)的范圍；2）設(shè)計(jì)了適用于UDVS的基本電路單元，并通過建庫工具建立了符合標(biāo)準(zhǔn)數(shù)字電路設(shè)計(jì)規(guī)范的完整的標(biāo)準(zhǔn)單元庫；此外還設(shè)計(jì)了低功耗關(guān)鍵電路，例如自適應(yīng)耦合觸發(fā)器和具有零穩(wěn)態(tài)電流的上電復(fù)位電路；3）提出并設(shè)計(jì)了兩種類型的電路延遲特性監(jiān)測單元：帶自恢復(fù)功能的原地監(jiān)測單元和基于復(fù)制關(guān)鍵路徑的在線監(jiān)測單元，并設(shè)計(jì)實(shí)現(xiàn)了相應(yīng)的自適應(yīng)電源調(diào)節(jié)方法；4）提出并設(shè)計(jì)了適用于UDVS系統(tǒng)的快速鎖定數(shù)字鎖相環(huán)電路；5）構(gòu)造了兩套應(yīng)用UDVS技術(shù)的低功耗SoC設(shè)計(jì)平臺驗(yàn)證UDVS關(guān)鍵技術(shù)，其中基于復(fù)制關(guān)鍵路徑的CPU系統(tǒng)的調(diào)節(jié)效果明顯，在25℃、TT工藝角下相比于未用電壓調(diào)節(jié)的恒定1.2V CPU系統(tǒng)節(jié)省了38.27%的功耗，F(xiàn)F工藝角節(jié)省42.22%；此外，以三級流水線乘法器為主體的自適應(yīng)電壓調(diào)節(jié)系統(tǒng)在25℃、TT工藝角下節(jié)省了32.61%的功耗，F(xiàn)F工藝角節(jié)省47.94%。 項(xiàng)目超額完成了立項(xiàng)指標(biāo)，累計(jì)在國內(nèi)外期刊和學(xué)術(shù)會議上發(fā)表SCI論文10篇，EI論文12篇；申請中國發(fā)明專利10項(xiàng)、美國發(fā)明專利2項(xiàng)；授權(quán)中國專利4項(xiàng)；獲江蘇省科技進(jìn)步獎(jiǎng)1項(xiàng)。參加國際學(xué)術(shù)會議數(shù)次，協(xié)助培養(yǎng)博士研究生2名、碩士研究生8名。