高壓、超低功耗的易集成SOI功率器件機(jī)理與新結(jié)構(gòu)研究

兼具高擊穿電壓（Breakdown Voltage，BV）和低比導(dǎo)通電阻（Specific On-Resistance，Ron,sp）是功率MOSFET器件的熱點(diǎn)科學(xué)問題，然而，存在困擾業(yè)界的“硅極限” 關(guān)系-Ron,sp正比例于BV的 2.5次方。項目從模型、新結(jié)構(gòu)以及工藝實現(xiàn)等方面展開研究，成果突破“硅極限”，并有利于芯片和系統(tǒng)小型化，促進(jìn)了SOI高壓器件的發(fā)展及其在功率集成電路中的應(yīng)用。本項目實現(xiàn)預(yù)期目標(biāo)，達(dá)到技術(shù)指標(biāo)。取得的創(chuàng)新成果如下： （1）提出了高壓、低阻、易集成的槽型SOI功率MOSFET系列新結(jié)構(gòu)并深入研究其機(jī)理。機(jī)理如下：介質(zhì)槽引起多維度耗盡并增強(qiáng)RESURF效應(yīng)，提高器件擊穿電壓和漂移區(qū)濃度；介質(zhì)槽沿縱向折疊漂移區(qū)，降低器件面積和比導(dǎo)通電阻；縱向延伸至介質(zhì)層的槽柵擴(kuò)展縱向有效導(dǎo)電區(qū)域，同時可作為高、低壓單元間的介質(zhì)隔離槽，簡化隔離工藝。新器件擊穿電壓較相同尺寸的常規(guī)SOI LDMOS提高50%以上，且比導(dǎo)通電阻降低20%以上。 （2）建立了槽型SOI MOSFET普適耐壓模型和變k介質(zhì)槽RESURF增強(qiáng)SOI MOSFET耐壓模型，獲得槽型SOI MOSFET設(shè)計的普適方法，為橫向槽型SOI MOSFET器件設(shè)計的提供理論指導(dǎo)。 （3）設(shè)計驅(qū)動集成電路，將提出的雙槽（Dual-trench，DT，含槽柵和漂移區(qū)的介質(zhì)槽）DT SOI MOSFET器件應(yīng)用其中；制備出DT SOI MOSFET器件及功率驅(qū)動集成芯片。制備的芯片樣品擊穿電壓BV=196V（無介質(zhì)槽的器件僅62V)，高于預(yù)期指標(biāo)150V，輸出電流達(dá)500mA，全部達(dá)到了預(yù)期目標(biāo)。 成果獲2014年教育部自然科學(xué)二等獎，發(fā)表論文29篇(SCI檢索共18篇，全部EI檢索)，含領(lǐng)域頂級期刊IEEE Electron Device Lett.（EDL）和IEEE Trans. on Electron Device（TED）論文6篇，在功率半導(dǎo)體領(lǐng)域頂級會議ISPSD發(fā)表3篇；獲授權(quán)美國、中國發(fā)明專利 10項，已受理5項發(fā)明專利。 2100433B

SOI功率集成的關(guān)鍵技術(shù)是實現(xiàn)高壓、低功耗以及高、低壓之間隔離。為此，進(jìn)行以下創(chuàng)新研究：提出高壓、超低功耗、器件尺寸縮小且易于集成的槽型SOI MOSFET并研究其機(jī)理。該器件具有嵌入漂移區(qū)的介質(zhì)槽和縱向延伸至埋氧層的槽柵。①介質(zhì)槽引起多維度耗盡，使電場重構(gòu)并增強(qiáng)RESURF(reduced surface field)效應(yīng)，從而提高耐壓和漂移區(qū)濃度；②介質(zhì)槽使漂移區(qū)沿縱向折疊，縮小器件面積，降低比導(dǎo)通電阻和功耗，并增加開關(guān)速度；③延伸的柵槽擴(kuò)展縱向?qū)щ妳^(qū)，進(jìn)一步降低導(dǎo)通電阻；④將提出的器件用于高壓集成電路，延伸的柵槽同時作為高/低壓單元間的介質(zhì)隔離槽，簡化隔離工藝、降低成本。新型SOI MOSFET的耐壓較相同尺寸的常規(guī)SOI LDMOS可提高1倍，且比導(dǎo)通電阻降20%- 30%；或相同耐壓，器件橫向尺寸降為50%。項目擬研制新型SOI MOSFET,并將其用于設(shè)計的高壓驅(qū)動集成電路。

柔性聚合物阻變存儲器是一種極具潛力的新型柔性非易失存儲器，然而目前其仍面臨著存儲功耗高的問題，限制了其在超低功耗和微型化的柔性電子系統(tǒng)中的應(yīng)用。為了解決器件存儲功耗高的問題，本項目利用CAFM技術(shù)更直觀、更深入地證實了parylene-C RRAM的金屬導(dǎo)電細(xì)絲阻變機(jī)理，為后續(xù)器件的設(shè)計提供了理論指導(dǎo)。針對柔性電子系統(tǒng)對器件微型化、集成化的需求，本項目研制了基于parylene-C的柔性多功能溫度傳感-存儲器件和基于parylene-C的柔性多功能光輸入-存儲模塊。針對parylene-C RRAM器件存儲功耗高的問題，本項目研制了兩種超低功耗parylene-C RRAM器件的新結(jié)構(gòu)，即雙層parylene-C結(jié)構(gòu)和石墨烯插入層結(jié)構(gòu)，大大地降低了器件的存儲功耗。其中，基于雙層parylene-C的超低功耗柔性RRAM器件的存儲功耗低至約10fJ/bit，遠(yuǎn)小于美國國防部先進(jìn)技術(shù)委員會（DARPA）對未來新型存儲器的功耗要求1pJ/bit,為超低功耗柔性RRAM器件的應(yīng)用奠定了基礎(chǔ)。相關(guān)成果申請5項專利，在包括AEM，IEEE-EDL，IEDM以及Nanoscale等著名期刊和國際會議上發(fā)表學(xué)術(shù)論文26篇學(xué)術(shù)論文和一本專著章節(jié)。 2100433B

隨著可穿戴設(shè)備等移動智能終端的爆發(fā)式增長，超低功耗和微型化的柔性電子系統(tǒng)也得到迅猛發(fā)展。這些柔性電子系統(tǒng)都離不開信息的存儲和讀取，因此柔性存儲器特別是柔性阻變存儲器（Resistive Random Access Memory -RRAM）最近成為研究的熱點(diǎn)。但是以有機(jī)材料RRAM為代表的柔性RRAM存在著功耗和性能的瓶頸。. 本項目針對這些重要瓶頸，擬研制超低功耗柔性parylene聚合物RRAM，通過阻變材料的堆棧結(jié)構(gòu)、雜質(zhì)功能團(tuán)引入、有機(jī)無機(jī)復(fù)合技術(shù)、聚合物未反應(yīng)終端修復(fù)、界面插層等聚合物材料結(jié)構(gòu)、制備及其改性技術(shù)的創(chuàng)新研究，并結(jié)合RRAM器件新結(jié)構(gòu)設(shè)計和電極材料的設(shè)計優(yōu)化，降低柔性聚合物RRAM器件的操作電流和電壓，從而降低功耗，并提高其速度、可靠性和均勻性等綜合性能。推動低成本、超低功耗及高性能的柔性RRAM存儲技術(shù)的發(fā)展，為柔性電子的研究和應(yīng)用打下基礎(chǔ)。

集成光子器件是21世紀(jì)信息技術(shù)的支撐，耦合封裝界面是集成光子器件最為薄弱的環(huán)節(jié)，它的失效機(jī)理和規(guī)律成為制約信息技術(shù)發(fā)展的瓶頸問題之一。本項目選擇集成光子器件這一光電子技術(shù)發(fā)展的前沿，以其耦合封裝界面為核心，研究熱、力、濕等環(huán)境因素導(dǎo)致器件耦合封裝結(jié)構(gòu)破壞、對準(zhǔn)精度喪失、界面介質(zhì)畸變導(dǎo)致性能急劇劣化等失效形式的機(jī)理與規(guī)律，探索膠層特性、膠層厚度等封裝結(jié)構(gòu)和參數(shù)影響器件可靠性的規(guī)律，闡明集成光子器件封裝界面應(yīng)力分布規(guī)律、建立折射率畸變的定量分析模型，以及器件耦合界面的微裂紋、微位移、光傳輸分析模型，為集成光子器件的可靠性分析與壽命預(yù)測提供理論基礎(chǔ)，為集成光子器件封裝工藝優(yōu)化提供理論指導(dǎo)。