介電常數(shù)及其測量技術(shù)內(nèi)容簡介

介質(zhì)在外加電場時會產(chǎn)生感應(yīng)電荷而削弱電場，原外加電場（真空中）與最終介質(zhì)中電場比值即為相對介電常數(shù)（relative permittivity 或 dielectric constant），又稱誘電率，與頻率相關(guān)。介電常數(shù)是相對介電常數(shù)與真空中絕對介電常數(shù)乘積。如果有高介電常數(shù)的材料放在電場中，電場強度會在電介質(zhì)內(nèi)有可觀的下降。理想導(dǎo)體的相對介電常數(shù)為無窮大。

根據(jù)物質(zhì)的介電常數(shù)可以判別高分子材料的極性大小。通常，相對介電常數(shù)大于3.6的物質(zhì)為極性物質(zhì)；相對介電常數(shù)在2.8~3.6范圍內(nèi)的物質(zhì)為弱極性物質(zhì)；相對介電常數(shù)小于2.8為非極性物質(zhì)。

介電常數(shù)頻譜又稱介電譜。復(fù)介電常數(shù)隨電磁場頻率而變化的現(xiàn)象，一般分別做出實部ε′（ω）頻譜和虛部ε"（ω）頻譜。介電常數(shù)頻譜可以給出有關(guān)極化機制和晶格振動等重要信息 。

近十年來，半導(dǎo)體工業(yè)界對低介電常數(shù)材料的研究日益增多，材料的種類也五花八門。然而這些低介電常數(shù)材料能夠在集成電路生產(chǎn)工藝中應(yīng)用的速度卻遠(yuǎn)沒有人們想象的那么快。其主要原因是許多低介電常數(shù)材料并不能滿足集成電路工藝應(yīng)用的要求。圖2是不同時期半導(dǎo)體工業(yè)界預(yù)計低介電常數(shù)材料在集成電路工藝中應(yīng)用的前景預(yù)測。

早在1997年，人們就認(rèn)為在2003年，集成電路工藝中將使用的絕緣材料的介電常數(shù)（k值）將達到1.5。然而隨著時間的推移，這種樂觀的估計被不斷更新。到2003年，國際半導(dǎo)體技術(shù)規(guī)劃（ITRS 2003[7]）給出低介電常數(shù)材料在集成電路未來幾年的應(yīng)用，其介電常數(shù)范圍已經(jīng)變成2.7~3.1。

造成人們的預(yù)計與現(xiàn)實如此大差異的原因是，在集成電路工藝中，低介電常數(shù)材料必須滿足諸多條件，例如：足夠的機械強度（MECHANICAL strength）以支撐多層連線的架構(gòu)、高楊氏系數(shù)（Young's modulus）、高擊穿電壓（breakdown voltage＞4MV/cm）、低漏電（leakage current＜10^(-9) at 1MV/cm）、高熱穩(wěn)定性（thermal stability＞450oC）、良好的粘合強度（adhesion strength）、低吸水性（low moisture uptake）、低薄膜應(yīng)力（low film stress）、高平坦化能力（planarization）、低熱漲系數(shù)（coefficient of thermal expansion）以及與化學(xué)機械拋光工藝的兼容性（compatibility with CMP process）等等。能夠滿足上述特性的低介電常數(shù)材料并不容易獲得。例如，薄膜的介電常數(shù)與熱傳導(dǎo)系數(shù)往往就呈反比關(guān)系。因此，低介電常數(shù)材料本身的特性就直接影響到工藝集成的難易度。

在超大規(guī)模集成電路制造商中，TSMC、 Motorola、AMD以及NEC等許多公司為了開發(fā)90nm及其以下技術(shù)的研究，先后選用了應(yīng)用材料公司（Applied Materials）的 Black Diamond 作為低介電常數(shù)材料。該材料采用PE-CVD技術(shù)[8] ，與現(xiàn)有集成電路生產(chǎn)工藝完全融合，并且引入BLOk薄膜作為低介電常數(shù)材料與金屬間的隔離層，很好的解決了上述提及的諸多問題，是已經(jīng)用于集成電路商業(yè)化生產(chǎn)為數(shù)不多的低介電常數(shù)材料之一。