數(shù)字電路及系統(tǒng)設(shè)計(jì)圖書(shū)目錄

第1章 數(shù)制與碼制

1.1 數(shù)制

1.1.1 計(jì)數(shù)體制

1.1.2 不同數(shù)制之間的轉(zhuǎn)換

1.2 編碼

1.2.1 二-十進(jìn)制編碼

1.2.2 可靠性編碼

1.2.3 字符編碼

1.3 二進(jìn)制數(shù)的算術(shù)運(yùn)算

1.3.1 二進(jìn)制算術(shù)運(yùn)算的特點(diǎn)

1.3.2 原碼、反碼、補(bǔ)碼和補(bǔ)碼運(yùn)算

本章習(xí)題

第2章 邏輯代數(shù)基礎(chǔ)

邏輯運(yùn)算又稱布爾運(yùn)算布爾用數(shù)學(xué)方法研究邏輯問(wèn)題，成功地建立了邏輯演算。他用等式表示判斷，把推理看作等式的變換。這種變換的有效性不依賴人們對(duì)符號(hào)的解釋，只依賴于符號(hào)的組合規(guī)律 。這一邏輯理論人們常稱它為布爾代數(shù)。20世紀(jì)30年代，邏輯代數(shù)在電路系統(tǒng)上獲得應(yīng)用，隨后，由于電子技術(shù)與計(jì)算機(jī)的發(fā)展，出現(xiàn)各種復(fù)雜的大系統(tǒng)，它們的變換規(guī)律也遵守布爾所揭示的規(guī)律。邏輯運(yùn)算 (logical operators) 通常用來(lái)測(cè)試真假值。最常見(jiàn)到的邏輯運(yùn)算就是循環(huán)的處理，用來(lái)判斷是否該離開(kāi)循環(huán)或繼續(xù)執(zhí)行循環(huán)內(nèi)的指令。

2.1 基本運(yùn)算、公式和定理

2.1.1 基本邏輯運(yùn)算

2.1.2 公式和定理

2.2 邏輯函數(shù)的表示方法

2.2.1 真值表

2.2.2 邏輯函數(shù)表達(dá)式

2.2.3 卡諾圖

2.2.4 邏輯圖

2.3 邏輯函數(shù)的化簡(jiǎn)方法

2.3.1 化簡(jiǎn)的意義和最簡(jiǎn)的概念

2.3.2 公式法化簡(jiǎn)

2.3.3 圖形法化簡(jiǎn)

2.3.4 具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)化簡(jiǎn)

本章習(xí)題

第3章 邏輯門(mén)電路

3.1 概述

3.1.1 邏輯門(mén)電路的基本概念和原理

邏輯門(mén)是在集成電路(也稱:集成電路)上的基本組件。

邏輯門(mén)可以用電阻、電容、二極管、三極管等分立原件構(gòu)成，成為分立元件門(mén)。也可以

將門(mén)電路的所有器件及連接導(dǎo)線制作在同一塊半導(dǎo)體基片上，構(gòu)成集成邏輯門(mén)電路。

簡(jiǎn)單的邏輯門(mén)可由晶體管組成。這些晶體管的組合可以使代表兩種信號(hào)的高低電平在通過(guò)它們之后產(chǎn)生高電平或者低電平的信號(hào)。

高、低電平可以分別代表邏輯上的"真"與"假"或二進(jìn)制當(dāng)中的1和0，從而實(shí)現(xiàn)邏輯運(yùn)算。常見(jiàn)的邏輯門(mén)包括"與"門(mén)，"或"門(mén)，"非"門(mén)，"異或"門(mén)(也稱:互斥或)等等。

邏輯門(mén)可以組合使用實(shí)現(xiàn)更為復(fù)雜的邏輯運(yùn)算。

邏輯門(mén)電路是數(shù)字電路中最基本的邏輯元件。所謂門(mén)就是一種開(kāi)關(guān)，它能按照一定的條件去控制信號(hào)的通過(guò)或不通過(guò)。門(mén)電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門(mén)電路又稱為邏輯門(mén)電路?；具壿嬯P(guān)系為"與"、"或"、"非"三種。邏輯門(mén)電路按其內(nèi)部有源器件的不同可以分為三大類(lèi)。第一類(lèi)為雙極型晶體管邏輯門(mén)電路，包括TTL、ECL電路和I2L電路等幾種類(lèi)型;第二類(lèi)為單極型MOS邏輯門(mén)電路，包括NMOS、PMOS、LDMOS、VDMOS、VVMOS、IGT等幾種類(lèi)型;第三類(lèi)則是二者的組合BICMOS門(mén)電路。常用的是CMOS邏輯門(mén)電路

3.1.2 數(shù)字集成電路的分類(lèi)和特點(diǎn)

3.2 半導(dǎo)體元件的開(kāi)關(guān)特性

3.3 ttl門(mén)電路

集電極開(kāi)路門(mén)，即OC門(mén)，是一種能夠?qū)崿F(xiàn)線邏輯的電路。OC與非門(mén)電路的特點(diǎn)是將原TTL與非門(mén)電路中的VT3管(見(jiàn)圖1)集電極開(kāi)路，并取消集成電極電阻。所以，使用OC門(mén)時(shí)，為保證電路正常工作，必須外接一只RL電阻與電源VCC相連，稱為上拉電阻，如圖2(a)所示。

3.3.1 ttl與非門(mén)

3.3.2 其他類(lèi)型的ttl門(mén)電路

3.3.3 ttl器件的選擇和使用要點(diǎn)

3.4 cmos門(mén)電路

3.4.1 cmos基本門(mén)電路

3.4.2 其他類(lèi)型的cmos門(mén)電路

3.4.3 cmos器件的選擇和使用要點(diǎn)

本章習(xí)題

第4章 組合邏輯電路

4.1 概述

4.2 組合邏輯電路的分析方法

4.3 常用組合邏輯電路與器件

4.3.1 編碼器

編碼器(encoder)是將信號(hào)(如比特流)或數(shù)據(jù)進(jìn)行編制、轉(zhuǎn)換為可用以通訊、傳輸和存儲(chǔ)的信號(hào)形式的設(shè)備。編碼器把角位移或直線位移轉(zhuǎn)換成電信號(hào)，前者稱為碼盤(pán)，后者稱為碼尺。按照讀出方式編碼器可以分為接觸式和非接觸式兩種;按照工作原理編碼器可分為增量式和絕對(duì)式兩類(lèi)。增量式編碼器是將位移轉(zhuǎn)換成周期性的電信號(hào)，再把這個(gè)電信號(hào)轉(zhuǎn)變成計(jì)數(shù)脈沖，用脈沖的個(gè)數(shù)表示位移的大小。絕對(duì)式編碼器的每一個(gè)位置對(duì)應(yīng)一個(gè)確定的數(shù)字碼，因此它的示值只與測(cè)量的起始和終止位置有關(guān)，而與測(cè)量的中間過(guò)程無(wú)關(guān)。

4.3.2 譯碼器

譯碼器是組合邏輯電路的一個(gè)重要的器件，其可以分為:變量譯碼和顯示譯碼兩類(lèi)。 變量譯碼一般是一種較少輸入變?yōu)檩^多輸出的器件，一般分為2n譯碼和8421BCD碼譯碼兩類(lèi)。 顯示譯碼主要解決二進(jìn)制數(shù)顯示成對(duì)應(yīng)的十、或十六進(jìn)制數(shù)的轉(zhuǎn)換功能，一般其可分為驅(qū)動(dòng)LED和驅(qū)動(dòng)LCD兩類(lèi)。

4.3.3 數(shù)據(jù)選擇器

4.3.4 加法器

加法器是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為全加器。常用作計(jì)算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。在電子學(xué)中，加法器是一種數(shù)位電路，其可進(jìn)行數(shù)字的加法計(jì)算。在現(xiàn)代的電腦中，加法器存在于算術(shù)邏輯單元(ALU)之中。 加法器可以用來(lái)表示各種數(shù)值，如:BCD、加三碼，主要的加法器是以二進(jìn)制作運(yùn)算。由于負(fù)數(shù)可用二的補(bǔ)數(shù)來(lái)表示，所以加減器也就不那么必要。

加法器是為了實(shí)現(xiàn)加法的。

即是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進(jìn)位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為全加器。常用作計(jì)算機(jī)算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。

對(duì)于1位的二進(jìn)制加法，相關(guān)的有五個(gè)的量:1，被加數(shù)A，2，被加數(shù)B，3，前一位的進(jìn)位CIN，4，此位二數(shù)相加的和S，5，此位二數(shù)相加產(chǎn)生的進(jìn)位COUT。前三個(gè)量為輸入量，后兩個(gè)量為輸出量，五個(gè)量均為1位。

對(duì)于32位的二進(jìn)制加法，相關(guān)的也有五個(gè)量:1，被加數(shù)A(32位)，2，被加數(shù)B(32位)，3，前一位的進(jìn)位CIN(1位)，4，此位二數(shù)相加的和S(32位)，5，此位二數(shù)相加產(chǎn)生的進(jìn)位COUT(1位)。

要實(shí)現(xiàn)32位的二進(jìn)制加法，一種自然的想法就是將1位的二進(jìn)制加法重復(fù)32次(即逐位進(jìn)位加法器)。這樣做無(wú)疑是可行且易行的，但由于每一位的CIN都是由前一位的COUT提供的，所以第2位必須在第1位計(jì)算出結(jié)果后，才能開(kāi)始計(jì)算;第3位必須在第2位計(jì)算出結(jié)果后，才能開(kāi)始計(jì)算，等等。而最后的第32位必須在前31位全部計(jì)算出結(jié)果后，才能開(kāi)始計(jì)算。這樣的方法，使得實(shí)現(xiàn)32位的二進(jìn)制加法所需的時(shí)間是實(shí)現(xiàn)1位的二進(jìn)制加法的時(shí)間的32倍。

4.3.5 數(shù)值比較器

在數(shù)字電路中，經(jīng)常需要對(duì)兩個(gè)位數(shù)相同的二進(jìn)制數(shù)進(jìn)行比較，以判斷它們的相對(duì)大小或者是否相等，用來(lái)實(shí)現(xiàn)這一功能的邏輯電路就成為數(shù)值比較器。

數(shù)值比較器就是對(duì)兩數(shù)A、B進(jìn)行比較，以判斷其大小的邏輯電路。比較結(jié)果有A>B、A<B以及A=B三種情況。

1.一位數(shù)值比較器

1位數(shù)值比較器是多位比較器的基礎(chǔ)。當(dāng)A和B都是1位數(shù)時(shí)，它們只能取0或1兩種值，由此可寫(xiě)出1位數(shù)值比較器的真值表:

由真值表得到如下邏輯表達(dá)式:

由以上邏輯表達(dá)式可畫(huà)出如下圖所示的邏輯電路。實(shí)際應(yīng)用中，可根據(jù)具體情況選用邏輯門(mén)。

2.兩位數(shù)值比較器 現(xiàn)在分析比較兩位數(shù)字A1A0和B1B0的情況。 利用1位比較器的結(jié)果，可以列出簡(jiǎn)化的真值表如下:

為了減少符號(hào)的種類(lèi)，不再使用字母L，而以(Ai>Bi)、(AiB1)=0和(A1<B1)=0作用，或門(mén)也打開(kāi)，低位的比較結(jié)果直接送達(dá)輸出端，即低位的比較結(jié)果決定兩數(shù)誰(shuí)大、誰(shuí)小或者相等。

二、集成數(shù)值比較器

我們以74LS85為例來(lái)說(shuō)明集成數(shù)值比較器。

1.集成數(shù)值比較器74LS85得功能 集成數(shù)值比較器74LS85是4位數(shù)值比較器，其功能如下:

從功能表可以看出，該比較器的比較原理和兩位比較器的比較原理相同。兩個(gè)4位數(shù)的比較是從A的最高位A3和B的最高位B3進(jìn)行比較，如果它們不相等，則該位的比較結(jié)果可以作為兩數(shù)的比較結(jié)果。若最高位A3=B3，則再比較次高位A2和B2，余類(lèi)推。顯然，如果兩數(shù)相等，那么，比較步驟必須進(jìn)行到最低位才能得到結(jié)果。 真值表中的輸入變量包括A3與B3、A2與B2、A1與B1、A0與B0和A與B的比較結(jié)果。其中A和B是另外兩個(gè)低位數(shù)，IA>B、IA<B和IA=B是它們的比較結(jié)果。設(shè)置低位數(shù)比較結(jié)果輸入端是為了能與其他數(shù)值比較器連接，以便組成位數(shù)更多的數(shù)值比較器。根據(jù)1位數(shù)值比較器邏輯表達(dá)式可知:

再根據(jù)74LS85的功能表可

上式與邏輯圖一致。由上式可以看出，僅對(duì)4位數(shù)進(jìn)行比較時(shí)，應(yīng)對(duì)IA>B、IAB=IA<B=0，IA=B=1。

2.數(shù)值比較器的位數(shù)擴(kuò)展

現(xiàn)在來(lái)討論一下數(shù)值比較器的位數(shù)擴(kuò)展問(wèn)題。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。

下圖表示兩個(gè)4位數(shù)值比較器串聯(lián)而成為一個(gè)8位數(shù)值比較器。

我們知道，對(duì)于兩個(gè)8位數(shù)，若高4位相同，它們的大小則由低4位的比較結(jié)果確定。因此，低4位的比較結(jié)果應(yīng)作為高4位的條件，即低4位比較器的輸出端應(yīng)分別與高4位比較器的IA>B、IA<B、IA=B端連接。

當(dāng)位數(shù)較多且要滿足一定的速度要求時(shí)，可以采取并聯(lián)方式。

由圖可以看出，這里采用兩級(jí)比較方法，將16位按高低位次序分成4組，每組4位，各組的比較是并行進(jìn)行的。將每組的比較結(jié)果再經(jīng)4位比較器進(jìn)行比較后得出結(jié)果。顯然，從數(shù)據(jù)輸入到穩(wěn)定輸出只需兩倍的4位比較器延遲時(shí)間，若用串聯(lián)方式，則16位的數(shù)值比較器從輸入到穩(wěn)定輸出需要4倍的4位比較器的延遲時(shí)間。

4.4 組合邏輯電路的設(shè)計(jì)方法

4.4.1 用ssi器件設(shè)計(jì)組合邏輯電路舉例

4.4.2 用msi器件設(shè)計(jì)組合邏輯電路舉例

4.5 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)

4.5.1 競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生原因和分類(lèi)

4.5.2 冒險(xiǎn)現(xiàn)象的判別

4.5.3 消除競(jìng)爭(zhēng)冒險(xiǎn)的方法

本章習(xí)題

第5章 觸發(fā)器

5.1 概述

觸發(fā)器(trigger)是個(gè)特殊的存儲(chǔ)過(guò)程，它的執(zhí)行不是由程序調(diào)用，也不是手工啟動(dòng)，而是由事件來(lái)觸發(fā)，比如當(dāng)對(duì)一個(gè)表進(jìn)行操作( insert，delete， update)時(shí)就會(huì)激活它執(zhí)行。觸發(fā)器經(jīng)常用于加強(qiáng)數(shù)據(jù)的完整性約束和業(yè)務(wù)規(guī)則等。 觸發(fā)器可以從 DBA_TRIGGERS ，USER_TRIGGERS 數(shù)據(jù)字典中查到。

5.2 rs觸發(fā)器的基本特性和電路結(jié)構(gòu)

5.2.1 基本rs觸發(fā)器

5.2.2 同步rs觸發(fā)器

5.2.3 主從rs觸發(fā)器

5.2.4 觸發(fā)器的時(shí)間參數(shù)

5.3 d觸發(fā)器

5.4 jk觸發(fā)器

5.5 t觸發(fā)器和t觸發(fā)器

5.6 常用集成觸發(fā)器及其激勵(lì)功能轉(zhuǎn)換

本章習(xí)題

第6章 時(shí)序邏輯電路

6.1 概述

由多個(gè)觸發(fā)器和多個(gè)組合邏輯塊組成的網(wǎng)絡(luò)。常用的有:計(jì)數(shù)器、復(fù)雜的數(shù)據(jù)流動(dòng)控制邏輯、運(yùn)算控制邏輯、指令分析和操作控制邏輯。同步時(shí)序邏輯是設(shè)計(jì)復(fù)雜的數(shù)字邏輯系統(tǒng)的核心。時(shí)序邏輯借助于狀態(tài)寄存器記住它目前所處的狀態(tài)。在不同的狀態(tài)下，即使所有的輸入都相同，其輸出也不一定相同。

6.1.1 時(shí)序邏輯電路的基本概念

6.1.2 時(shí)序邏輯電路的分類(lèi)

6.1.3 常用的時(shí)序邏輯電路模塊

6.2 時(shí)序邏輯電路的基本結(jié)構(gòu)和描述方法

6.3 時(shí)序邏輯電路的一般分析方法

6.4 同步時(shí)序邏輯電路的一般設(shè)計(jì)方法

6.4.1 同步時(shí)序邏輯電路的設(shè)計(jì)

6.4.2 時(shí)序邏輯電路的asm圖描述

6.4.3 狀態(tài)化簡(jiǎn)的一般方法

6.4.4 狀態(tài)編碼分配的一般規(guī)則

6.5 常用時(shí)序邏輯器件及其應(yīng)用

6.5.1 基于msi的時(shí)序電路分析和設(shè)計(jì)方法

6.5.2 集成計(jì)數(shù)器及其應(yīng)用

6.5.3 集成移位寄存器及其應(yīng)用

6.5.4 集成寄存器和集成鎖存器

本章習(xí)題

第7章 脈沖波形的產(chǎn)生和整形

7.1 概述

7.2 多諧振蕩器

7.2.1 cmos邏輯門(mén)組成的多諧振蕩器

7.2.2 555定時(shí)器構(gòu)成的多諧振蕩器

7.2.3 石英晶體振蕩器

石英晶體振蕩器，石英諧振器簡(jiǎn)稱為晶振，它是利用具有壓電效應(yīng)的石英晶體片制成的。這種石英晶體薄片受到外加交變電場(chǎng)的作用時(shí)會(huì)產(chǎn)生機(jī)械振動(dòng)，當(dāng)交變電場(chǎng)的頻率與石英晶體的固有頻率相同時(shí)，振動(dòng)便變得很強(qiáng)烈，這就是晶體諧振特性的反應(yīng)。利用這種特性，就可以用石英諧振器取代LC(線圈和電容)諧振回路、濾波器等。由于石英諧振器具有體積小、重量輕、可靠性高、頻率穩(wěn)定度高等優(yōu)點(diǎn)，被應(yīng)用于家用電器和通信設(shè)備中。石英諧振器因具有極高的頻率穩(wěn)定性，故主要用在要求頻率十分穩(wěn)定的振蕩電路中作諧振元件。

頻率范圍很寬，頻率穩(wěn)定度在10-4~10-12范圍內(nèi)，經(jīng)校準(zhǔn)一年內(nèi)可保持1

0-9的準(zhǔn)確度，高質(zhì)量的石英晶體振蕩器，在經(jīng)常校準(zhǔn)時(shí)，頻率準(zhǔn)確可達(dá)10-11.高效能模擬與混合信號(hào)IC廠商Silicon Laboratories(芯科實(shí)驗(yàn)室有限公司)日前推出業(yè)界第一款支持輸出頻率可編程的振蕩器(XO)和壓控振蕩器(VCXO)。Si570/1系列采用公司專利的DSPLL技術(shù)和業(yè)界標(biāo)準(zhǔn)的I2C接口，通過(guò)對(duì)I2C接口的操作，一顆器件就能產(chǎn)生10MHz到1.4GHz的任何輸出頻率，同時(shí)將均方根抖動(dòng)幅度減少到0.3ps左右。Si570任意頻率XO和Si571任意頻率VCXO最適合需要彈性頻率源的高效能應(yīng)用，包括下一代網(wǎng)絡(luò)設(shè)備、無(wú)線基站，測(cè)試與測(cè)量裝置、高畫(huà)質(zhì)電視視頻基礎(chǔ)設(shè)施和高速數(shù)據(jù)采集裝置。

硬件設(shè)計(jì)人員過(guò)去必須用多個(gè)固定頻率XO、VCXO或壓控SAW振蕩器(VCSO)，才能開(kāi)發(fā)出復(fù)雜系統(tǒng)所需的可變頻率架構(gòu)，并讓它們以不同頻率操作。但這種方法的成本很高，需要復(fù)雜的模擬鎖相回路(PLL)設(shè)計(jì)和布局，還會(huì)延長(zhǎng)新開(kāi)發(fā)產(chǎn)品的上市時(shí)間。

7.3 單穩(wěn)態(tài)觸發(fā)器

7.3.1 cmos微分型單穩(wěn)態(tài)觸發(fā)器

7.3.2 555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器

7.3.3 可重復(fù)觸發(fā)的單穩(wěn)態(tài)觸發(fā)器

7.3.4 集成單穩(wěn)態(tài)觸發(fā)器

7.3.5 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用

7.4 施密特觸發(fā)器

7.4.1 用門(mén)電路組成的施密特觸發(fā)器

7.4.2 常用的集成施密特觸發(fā)器

7.4.3 施密特觸發(fā)器的應(yīng)用

本章習(xí)題

第8章 半導(dǎo)體存儲(chǔ)器

8.1 概述

半導(dǎo)體存儲(chǔ)器(semi-conductor memory)

是一種以半導(dǎo)體電路作為存儲(chǔ)媒體的存儲(chǔ)器,內(nèi)存儲(chǔ)器就是由稱為存儲(chǔ)器芯片的半導(dǎo)體集成電路組成。

按其功能可分為:隨機(jī)存取存儲(chǔ)器(簡(jiǎn)稱RAM)和只讀存儲(chǔ)器(只讀ROM)

RAM包括DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)和SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)，當(dāng)關(guān)機(jī)或斷電時(shí)，其中的 信息都會(huì)隨之丟失。 DRAM主要用于主存(內(nèi)存的主體部分)，SRAM主要用于高速緩存存儲(chǔ)器。

ROM 主要用于BIOS存儲(chǔ)器。

按其制造工藝可分為:雙極晶體管存儲(chǔ)器和MOS晶體管存儲(chǔ)器。

按其存儲(chǔ)原理可分為:靜態(tài)和動(dòng)態(tài)兩種。

其優(yōu)點(diǎn)是:體積小、存儲(chǔ)速度快、存儲(chǔ)密度高、與邏輯電路接口容易。

主要用作高速緩沖存儲(chǔ)器、主存儲(chǔ)器、只讀存儲(chǔ)器、堆棧存儲(chǔ)器等。

半導(dǎo)體存儲(chǔ)器的技術(shù)指標(biāo)主要有:

1. 存儲(chǔ)容量:存儲(chǔ)單元個(gè)數(shù)M×每單元位數(shù)N

2. 存取時(shí)間:從啟動(dòng)讀(寫(xiě))操作到操作完成的時(shí)間

3. 存取周期:兩次獨(dú)立的存儲(chǔ)器操作所需間隔的最小時(shí)間

4. 平均故障間隔時(shí)間MTBF(可靠性)

5. 功耗:動(dòng)態(tài)功耗、靜態(tài)功耗

8.1.1 分類(lèi)與特點(diǎn)

8.1.2 主要性能指標(biāo)

8.2 只讀存儲(chǔ)器

8.2.1 只讀存儲(chǔ)器的結(jié)構(gòu)

8.2.2 只讀存儲(chǔ)器的編程及分類(lèi)

8.3 隨機(jī)存儲(chǔ)器

8.3.1 隨機(jī)存儲(chǔ)器的基本結(jié)構(gòu)

8.3.2 隨機(jī)存儲(chǔ)器的主要類(lèi)型

8.3.3 靜態(tài)隨機(jī)存儲(chǔ)器

一般計(jì)算機(jī)系統(tǒng)使用的隨機(jī)存取內(nèi)存(RAM)可分動(dòng)態(tài)(DRAM)與靜態(tài)隨機(jī)存取內(nèi)存(SRAM)兩種，差異在于DRAM需要由存儲(chǔ)器控制電路按一定周期對(duì)存儲(chǔ)器刷新，才能維系數(shù)據(jù)保存，SRAM的數(shù)據(jù)則不需要刷新過(guò)程，在上電期間，數(shù)據(jù)不會(huì)丟失。

SRAM存儲(chǔ)電路以雙穩(wěn)態(tài)觸發(fā)器為基礎(chǔ)，其一位存儲(chǔ)單元類(lèi)似于D鎖存器。數(shù)據(jù)一經(jīng)寫(xiě)入只要不關(guān)掉電源，則將已知保持有效。而DRAM存儲(chǔ)電路以電容為基礎(chǔ)，靠芯片內(nèi)部電容電荷的有無(wú)來(lái)表示信息，為防止由于電容漏電所引起的信息丟失，就需要在一定的時(shí)間間隔內(nèi)對(duì)電容進(jìn)行充電，這種充電的過(guò)程稱為DRAM的刷新。

8.3.4 動(dòng)態(tài)隨機(jī)存儲(chǔ)器

8.4 存儲(chǔ)器容量的擴(kuò)展

8.5 利用存儲(chǔ)器實(shí)現(xiàn)邏輯函數(shù)

本章習(xí)題

第9章 數(shù)-模轉(zhuǎn)換和模-數(shù)轉(zhuǎn)換

9.1 數(shù)-模轉(zhuǎn)換

9.1.1 數(shù)-模轉(zhuǎn)換器的基本原理

數(shù)-模轉(zhuǎn)換器

digital-to-analog converter

把數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)的轉(zhuǎn)換器。簡(jiǎn)稱D/A。在計(jì)算機(jī)應(yīng)用中，計(jì)算機(jī)運(yùn)算、加工處理的信號(hào)都是數(shù)字量，而計(jì)算機(jī)控制的對(duì)象又都是模擬量(連續(xù)變化的電壓和電流)，這就需要將數(shù)字信號(hào)轉(zhuǎn)換成相對(duì)應(yīng)的模擬信號(hào)，即使用D/A轉(zhuǎn)換器。轉(zhuǎn)換技術(shù)主要有R-2R梯形電阻網(wǎng)絡(luò)方式與小數(shù)二進(jìn)制權(quán)電流方式兩種。D/A是計(jì)算機(jī)同外界通信的重要接口之一。

9.1.2 常用的數(shù)-模轉(zhuǎn)換技術(shù)

9.1.3 數(shù)-模轉(zhuǎn)換器的主要技術(shù)參數(shù)

9.1.4 集成dac的選用

9.1.5 數(shù)-模轉(zhuǎn)換器輸出極性的擴(kuò)展

9.1.6 數(shù)-模轉(zhuǎn)換器的典型應(yīng)用

9.2 模-數(shù)轉(zhuǎn)換

9.2.1 模-數(shù)轉(zhuǎn)換器的主要參數(shù)

9.2.2 常用的模-數(shù)轉(zhuǎn)換技術(shù)

9.2.3 集成adc的選用

9.2.4 采樣-保持器的原理和指標(biāo)

本章習(xí)題

第10章 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)方法

10.1 現(xiàn)代數(shù)字系統(tǒng)的主要構(gòu)件--可編程邏輯器件

10.1.1 可編程器件概述

10.1.2 可編程邏輯器件的分類(lèi)與特點(diǎn)

10.1.3 cpld的典型結(jié)構(gòu)和原理

10.1.4 fpga的典型結(jié)構(gòu)和原理

10.1.5 可編程邏輯器件的開(kāi)發(fā)流程

10.3 現(xiàn)代數(shù)字系統(tǒng)的描述工具--硬件描述語(yǔ)言

10.3.1 硬件描述語(yǔ)言verilog-hdl簡(jiǎn)介

10.3.2 硬件描述語(yǔ)言vhdl簡(jiǎn)介

10.4 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法和流程

10.4.1 傳統(tǒng)的電路設(shè)計(jì)流程及其困境

10.4.2 現(xiàn)代電子設(shè)計(jì)的基本流程和方法

本章習(xí)題

參考文獻(xiàn)