數(shù)字集成電路：電路、系統(tǒng)與設計目錄

第一部分 基本單元

第1章 引論 2

1.1 歷史回顧 2

1.2 數(shù)字集成電路設計中的問題 4

1.3 數(shù)字設計的質量評價 11

1.4 小結 22

1.5 進一步探討 22

第2章 制造工藝 26

2.1 引言 26

2.2 CMOS集成電路的制造 26

2.3 設計規(guī)則——設計者和工藝工程師之間的橋梁 34

2.4 集成電路封裝 37

2.5 綜述：工藝技術的發(fā)展趨勢 44

2.6 小結 47

2.7 進一步探討 47

設計方法插入說明A——IC版圖 48

第3章 器件 52

3.1 引言 52

3.2 二極管 52

3.3 MOS（FET）晶體管 62

3.4 關于工藝偏差 87

3.5 綜述：工藝尺寸縮小 88

3.6 小結 93

3.7 進一步探討 93

設計方法插入說明B——電路模擬 95

第4章 導線 98

4.1 引言 98

4.2 簡介 98

4.3 互連參數(shù)——電容、電阻和電感 100

4.4 導線模型 109

4.5 導線的SPICE模型 124

4.6 小結 127

4.7 進一步探討 127

第二部分 電路設計

第5章 CMOS反相器 130

5.1 引言 130

5.2 靜態(tài)CMOS反相器——直觀綜述 130

5.3 CMOS反相器穩(wěn)定性的評估——靜態(tài)特性 133

5.4 CMOS反相器的性能——動態(tài)特性 140

5.5 功耗、能量和能量延時 155

5.6 綜述：工藝尺寸縮小及其對反相器衡量指標的影響 167

5.7 小結 169

5.8 進一步探討 170

第6章 CMOS組合邏輯門的設計 171

6.1 引言 171

6.2 靜態(tài)CMOS設計 171

6.3 動態(tài)CMOS設計 207

6.4 設計綜述 221

6.5 小結 224

6.6 進一步探討 224

設計方法插入說明C——如何模擬復雜的邏輯電路 226

設計方法插入說明D——復合門的版圖技術 233

第7章 時序邏輯電路設計 237

7.1 引言 237

7.2 靜態(tài)鎖存器和寄存器 240

7.3 動態(tài)鎖存器和寄存器 250

7.4 其他寄存器類型* 258

7.5 流水線：優(yōu)化時序電路的一種方法 262

7.6 非雙穩(wěn)時序電路 266

7.7 綜述：時鐘策略的選擇 271

7.8 小結 272

7.9 進一步探討 272

第三部分 系統(tǒng)設計

第8章 數(shù)字IC的實現(xiàn)策略 276

8.1 引言 276

8.2 從定制到半定制以及結構化陣列的設計方法 279

8.3 定制電路設計 280

8.4 以單元為基礎的設計方法 281

8.5 以陣列為基礎的實現(xiàn)方法 291

8.6 綜述：未來的實現(xiàn)平臺 308

8.7 小結 310

8.8 進一步探討 311

設計方法插入說明E——邏輯單元和時序單元的特性描述 313

設計方法插入說明F——設計綜合 319

第9章 互連問題 325

9.1 引言 325

9.2 電容寄生效應 325

9.3 電阻寄生效應 336

9.4 電感寄生效應* 342

9.5 高級互連技術 350

9.6 綜述：片上網(wǎng)絡 356

9.7 小結 357

9.8 進一步探討 357

第10章 數(shù)字電路中的時序問題 359

10.1 引言 359

10.2 數(shù)字系統(tǒng)的時序分類 359

10.3 同步設計——一個深入的考察 361

10.4 自定時電路設計* 380

10.5 同步器和判斷器* 392

10.6 采用鎖相環(huán)進行時鐘綜合和同步* 396

10.7 綜述：未來方向和展望 401

10.8 小結 404

10.9 進一步探討 404

設計方法插入說明G——設計驗證 406

第11章 設計運算功能塊 410

11.1 引言 410

11.2 數(shù)字處理器結構中的數(shù)據(jù)通路 410

11.3 加法器 411

11.4 乘法器 431

11.5 移位器 438

11.6 其他運算器 440

11.7 數(shù)據(jù)通路結構中對功耗和速度的綜合考慮* 442

11.8 綜述：設計中的綜合考慮 456

11.9 小結 457

11.10 進一步探討 458

第12章 存儲器和陣列結構設計 460

12.1 引言 460

12.2 存儲器內核 467

12.3 存儲器外圍電路* 496

12.4 存儲器的可靠性及成品率* 512

12.5 存儲器中的功耗* 518

12.6 存儲器設計的實例研究 523

12.7 綜述：半導體存儲器的發(fā)展趨勢與進展 529

12.8 小結 530

12.9 進一步探討 531

設計方法插入說明H——制造電路的驗證和測試 533

思考題答案 547

作者：（美國）拉貝艾（Jan M.Rabaey） （美國）Anantha Chandrakasan （美國）Borivoje Nikolie 譯者：周潤德 等

《數(shù)字集成電路:電路、系統(tǒng)與設計》：自《數(shù)字集成電路:電路、系統(tǒng)與設計(第2版)》第一版于1996年出版以來，CMOS制造工藝繼續(xù)以驚人的速度向前推進，工藝特征尺寸越來越小，而電路也變得越來越復雜，這對設計者的設計技術提出了新的挑戰(zhàn)。器件在進入深亞微米范圍后有了很大的不同，從而帶來了許多影響數(shù)字集成電路的成本、性能、功耗和可靠性的新問題?！稊?shù)字集成電路:電路、系統(tǒng)與設計(第2版)》第二版反映了進入深亞微米范圍后所引起的數(shù)字集成電路領域的深刻變化和新進展，特別是深亞微米晶體管效應、互連、信號完整性、高性能與低功耗設計、時序及時鐘分布等，起著越來越重要的作用。與第一版相比，這個版本更全面集中地介紹了CMOS集成電路。

《數(shù)字集成電路:電路、系統(tǒng)與設計》是美國加州大學伯克利分校經典教材?！稊?shù)字集成電路:電路、系統(tǒng)與設計(第2版)》分三部分：基本單元、電路設計和系統(tǒng)設計。在對MOS器件和連線的特性做了簡要介紹之后，深入分析了反相器，并逐步將這些知識延伸到組合邏輯電路、時序邏輯電路、控制器、運算電路及存儲器這些復雜數(shù)字電路與系統(tǒng)的設計中?！稊?shù)字集成電路:電路、系統(tǒng)與設計(第2版)》以0.25微米CMOS工藝的實際電路為例，討論了深亞微米器件效應、電路最優(yōu)化、互連線建模和優(yōu)化、信號完整性、時序分析、時鐘分配、高性能和低功耗設計、設計驗證、芯片測試和可測性設計等主題，著重探討了深亞微米數(shù)字集成電路設計面臨的挑戰(zhàn)和啟示。

《數(shù)字集成電路:電路、系統(tǒng)與設計》可作為高等院校電子科學與技術、電子與信息工程、計算機科學與技術等專業(yè)高年級本科生和研究生有關數(shù)字集成電路設計方面課程的教科書，也可作為從事這一領域的工程技術人員的參考書。

出版社: 電子工業(yè)出版社

外文書名: Digital Integrated　Circuits A Design Perspective Second Edition叢書名: 國外電子與通信教材系列

平裝: 553頁

正文語種: 簡體中文

開本: 16

ISBN: 9787121119828, 712111982X

自從美國加州大學伯克利分校的Jan M. Rabaey教授所著的《數(shù)字集成電路——電路、系統(tǒng)與設計》一書的第一版于1996年出版以來，一直深受國內外廣大讀者（包括本科生、研究生、教師和工程技術人員）的歡迎。然而自那時侯起，CMOS的制造工藝繼續(xù)以驚人的步伐前進，目前已經達到了前所未有的深亞微米的精度。進入到深亞微米范圍后，器件特性的變化引起了一系列的問題，它影響到數(shù)字集成電路的可靠性、成本、性能以及功耗。對這些問題的深入討論是本書第二版（以0.25微米的CMOS工藝作為討論的基礎）與第一版（以1.2微米工藝作為討論的基礎）之間的主要區(qū)別?？紤]到MOS電路現(xiàn)已占有99%的數(shù)字集成電路市場份額，第二版刪去了第一版中有關雙極型和GaAs的內容，從而完全集中在CMOS集成電路上。

第二版保留了第一版的寫作基本精神和編寫目的——在數(shù)字設計中建立起電路和系統(tǒng)之間的橋梁。不同于其他有關數(shù)字集成電路設計的教科書，本書不是孤立地介紹“數(shù)字電路”、“數(shù)字系統(tǒng)”和“設計方法”，而是把這三者有機地結合起來。全書共12章，分為三部分：基本單元、電路設計、系統(tǒng)設計。在對MOS器件和連線的特性做了簡要的介紹之后，深入分析了數(shù)字設計的核心——反相器，并逐步將這些知識延伸到組合邏輯電路、時序邏輯電路（鎖存器與寄存器）、控制器、運算電路（加法器、乘法器）以及存儲器這些復雜數(shù)字電路單元的設計。為了反映數(shù)字集成電路設計進入深亞微米領域后正在發(fā)生的深刻變化，第二版增加了許多新的內容，包括深亞微米器件效應、電路最優(yōu)化、互連線建模和優(yōu)化、信號完整性、時序分析、時鐘分配、高性能和低功耗設計、設計驗證、對實際制造芯片的確認和測試。在闡述所有這些內容時都列舉了現(xiàn)今最先進的設計例子，以著重說明深亞微米數(shù)字集成電路設計面臨的挑戰(zhàn)和啟示。本書特別把設計方法學單獨列出并分插在有關的各章之后，以強調復雜電路設計者共同面臨的感興趣的問題，即起決定作用的設計參數(shù)是什么，設計的哪些部分需要著重考慮而哪些部分又可以忽略，此外還強調了在進行數(shù)字電路設計時一定要同時注意電路和系統(tǒng)兩方面的問題。每章后面都對未來的發(fā)展趨勢給出了綜述和展望。通過這一獨特的介紹分析技術和綜合技術的方法，第二版最有效地為讀者帶來了處理復雜問題所需要的基本知識和設計技能。

本書可作為高等院校電子科學與技術（包括微電子與光電子）、電子與信息工程、計算機科學與技術、自動化等專業(yè)高年級本科生和研究生有關數(shù)字集成電路設計方面課程的教科書。由于涉及面廣并且增加了當前最先進的內容，也使這本教材成為對這一領域的工程技術人員非常有用的參考書。

本書在翻譯過程中得到了電子工業(yè)出版社的大力支持，得到了清華大學微電子學研究所領導和多位教師的關心，特別是得到了朱鈞教授、賀祥慶教授、吳行軍副教授、李樹國副教授以及海燕、韋瑩、錢欣、郝效孟、陸自強、郭磊等多位老師的幫助與指正。我的博士研究生戴宏宇、張盛、王乃龍、楊騫、肖勇、張建良以及博士研究生董良等在完成譯稿過程中給予了我很大的支持。我的妻子金申美和女兒周曄不僅幫助翻譯修改了部分章節(jié)，而且完成了全部的文字輸入和文稿整理。在此一并深表謝意。

最后，本書雖經仔細校對，但由于譯者水平有限，文中定會有不當或欠妥之處，望讀者批評指正。2100433B

本書根據(jù)數(shù)字集成電路和系統(tǒng)工程設計所需求的知識結構，涉及了從系統(tǒng)架構設計至GDSⅡ版圖文件的交付等完整的數(shù)字集成電路系統(tǒng)前/后端工程設計流程及關鍵技術。內容涵蓋了VLSI設計方法、系統(tǒng)架構、技術規(guī)格書(SPEC)、算法建模、Verilog HDL及RTL描述、邏輯與物理綜合、仿真與驗證、時序分析、可測性設計、安全性設計、低功耗設計、版圖設計及封裝等工程設計中各階段的核心知識點。尤其對數(shù)字信號處理器的算法建模及ASIC設計實現(xiàn)中的關鍵技術給出了詳盡的描述和設計實例。

本書由美國加州大學伯克利分校Jan M. Rabaey教授等人所著。全書共12章，分為三部分： 基本單元、電路設計和系統(tǒng)設計。本書在對MOS器件和連線的特性做了簡要的介紹之后，深入分析了數(shù)字設計的核心――反相器，并逐步將這些知識延伸到組合邏輯電路、時序邏輯電路、控制器、運算電路以及存儲器這些復雜數(shù)字電路與系統(tǒng)的設計中。為了反映數(shù)字集成電路設計進入深亞微米領域后正在發(fā)生的深刻變化，本書以CMOS工藝的實際電路為例，討論了深亞微米器件效應、電路*優(yōu)化、互連線建模和優(yōu)化、信號完整性、時序分析、時鐘分配、高性能和低功耗設計、設計驗證、芯片測試和可測性設計等主題，著重探討了深亞微米數(shù)字集成電路設計所面臨的挑戰(zhàn)和啟示。

第1章 緒論

1.1 集成電路的發(fā)展簡史

1.2 集成電路產業(yè)鏈(行業(yè))概述

1.2.1 電子設計自動化行業(yè)

1.2.2 IP行業(yè)

1.2.3 集成電路設計服務行業(yè)

1.2.4 集成電路設計行業(yè)

1.2.5 集成電路晶圓制造行業(yè)

1.2.6 封裝測試行業(yè)

1.2.7 半導體設備與材料行業(yè)

1.2.8 集成電路分銷代理行業(yè)

1.3 VLSI設計流程

1.3.1 系統(tǒng)規(guī)范(System Specification)

1.3.2 架構設計(Architecture Exploration)

1.3.3 邏輯功能設計與綜合(Logic Design and Syntheses)

1.3.4 電路設計、綜合與驗證(Circuit Design，Syntheses and Verification)

1.3.5 物理設計(Physical Design)

1.3.6 物理驗證(Physical Verification)

1.3.7 制造(Manufacture)

1.3.8 封裝和測試(Packaging and Testing)

1.4 VLSI設計模式

1.4.1 全定制設計

1.4.2 標準單元設計

1.4.3 宏單元

1.4.4 門陣列

1.4.5 現(xiàn)場可編程門陣列 (FPGA)

1.4.6 結構化ASIC(無通道門陣列)

1.5 版圖層和設計規(guī)則

1.5.1 版圖層集成電路

1.5.2 設計規(guī)則

1.6 目前面臨的問題和發(fā)展方向

1.6.1 物理綜合技術

1.6.2 設計重用和片上系統(tǒng)

1.6.3 片上網(wǎng)絡

1.6.4 FPGA的動態(tài)可重構和異構計算

1.6.5 演化硬件電路和系統(tǒng)

參考文獻

習題

第2章 可編程邏輯器件及現(xiàn)場可編程門陣列

2.1 可編程邏輯器件的分類及現(xiàn)狀

2.2 半導體存儲器及其組合邏輯實現(xiàn)

2.2.1 存儲器件

2.2.2 基于存儲器ROM/RAM的組合邏輯及狀態(tài)機實現(xiàn)

2.3 可編程邏輯器件

2.3.1 可編程邏輯陣列

2.3.2 可編程陣列邏輯

2.3.3 復雜可編程邏輯器件

2.4 現(xiàn)場可編程門陣列

2.4.1 FPGA的典型結構

2.4.2 基于SRAM的FPGA

2.4.3 基于反熔絲多路開關(MUX)的FPGA

2.4.4 Xilinx和Altera的系列FPGA

2.5 基于Verilog的FPGA設計流程

2.5.1 架構設計

2.5.2 設計輸入

2.5.3 RTL設計

2.5.4 FPGA綜合

2.5.5 布局布線

2.5.6 仿真與驗證

2.5.7 基于ModelSim的設計與仿真流程

2.5.8 基于IP的FPGA嵌入式系統(tǒng)設計

2.6 ASIC設計與FPGA設計之間的移植

2.6.1 可供選擇的設計方法

2.6.2 FPGA之間的轉換

2.6.3 FPGA到ASIC的轉換

2.6.4 ASIC到FPGA的轉換

2.7 FPGA的安全性設計

2.7.1 設備對FPGA日益增加的依賴

2.7.2 FPGA的安全設計及技術要點

參考文獻

習題

第3章 數(shù)字集成電路系統(tǒng)設計工程

3.1 數(shù)字集成電路設計的基本流程

3.2 需求分析和設計規(guī)格書

3.3 算法和架構設計

3.3.1 算法設計

3.3.2 架構設計

3.4 模塊設計、RTL設計和可測性設計

3.4.1 模塊設計

3.4.2 RTL設計

3.4.3 可測性設計

3.5 綜合

3.6 時序驗證

3.6.1 動態(tài)時序仿真和靜態(tài)時序分析

3.6.2 時序收斂

3.7 原型驗證

3.8 后端設計

3.9 CMOS工藝選擇

3.10 封裝

3.11 生產測試

3.12 集成電路產業(yè)的變革及對設計方法的影響

參考文獻

習題

第4章 Verilog HDL基礎

4.1 Verilog HDL的基本結構及描述方式

4.1.1 模塊的結構

4.1.2 Verilog中的標識符

4.1.3 Verilog中的端口和內部變量的定義

4.1.4 結構定義語句

4.1.5 注釋語句

4.1.6 Verilog原語(Primitives)

4.2 Verilog中的常量、變量和數(shù)據(jù)類型

4.2.1 數(shù)字聲明

4.2.2 常量、變量和運算表達式

4.3 賦值語句

4.3.1 連續(xù)賦值語句

4.3.2 過程賦值語句

4.3.3 塊語句

4.4 電路功能描述方式

4.4.1 數(shù)據(jù)流描述方式

4.4.2 行為描述方式

4.4.3 結構描述方式

4.4.4 混合描述方式

4.5 門電路的傳輸延遲

4.5.1 慣性延遲

4.5.2 傳輸延遲

4.5.3 模塊路徑延遲

4.5.4 延遲建模的表達式

4.6 數(shù)字邏輯驗證和仿真

4.6.1 數(shù)字邏輯驗證的4個階段

4.6.2 邏輯仿真

4.7 測試平臺testbench及仿真設計

4.7.1 testbench的概念及結構

4.7.2 testbench的編寫

參考文獻

習題

第5章 數(shù)字邏輯電路的Verilog RTL建模和設計

5.1 數(shù)字系統(tǒng)的數(shù)據(jù)通路和控制器

5.1.1 數(shù)據(jù)通路

5.1.2 控制部分

5.2 Verilog的寄存器傳輸級(RTL)設計流程

5.2.1 寄存器傳輸級概念和模型

5.2.2 寄存器傳輸級的基本特點

5.2.3 寄存器傳輸級的設計步驟

5.2.4 寄存器傳輸級設計與行為級設計的區(qū)別

5.3 基本組合電路設計

5.3.1 多路選擇器

5.3.2 譯碼器

5.3.3 行波進位加法器和超前進位全加器

5.4 基本時序電路設計

5.4.1 存儲元件的基本特點

5.4.2 鎖存器

5.4.3 D觸發(fā)器

5.4.4 計數(shù)器

5.5 有限狀態(tài)機設計

5.5.1 有限狀態(tài)機的基本概念

5.5.2 狀態(tài)機的描述和基本語法

5.5.3 狀態(tài)機設計流程和設計準則

5.5.4 狀態(tài)機的描述風格

5.5.5 狀態(tài)機設計的建模技巧

參考文獻

習題

第6章 數(shù)字信號處理器的算法、架構及實現(xiàn)

6.1 數(shù)字信號處理的算法分析與實現(xiàn)

6.1.1 算法分解的基礎理論

6.1.2 基本算法分析

6.2 信號處理器的基本運算模型及實現(xiàn)

6.2.1 加法器、乘法器和延遲單元

6.2.2 積分器和微分器

6.2.3 抽樣和插值濾波器

6.3 數(shù)字濾波器的工作原理及實現(xiàn)結構

6.3.1 數(shù)字濾波器的特點

6.3.2 FIR數(shù)字濾波器的工作原理

6.3.3 FIR濾波器技術參數(shù)及設計步驟

6.3.4 FIR濾波器的設計方案

6.3.5 FIR濾波器的一般實現(xiàn)結構

6.3.6 FIR濾波器的抽頭系數(shù)編碼

6.4 FIR數(shù)字濾波器的Verilog描述及實現(xiàn)

6.4.1 數(shù)字信號處理系統(tǒng)的設計流程

6.4.2 FIR濾波器的Verilog設計舉例

6.4.3 數(shù)字相關器的Verilog設計舉例

6.5 數(shù)字信號處理器的有限字長 效應

6.5.1 數(shù)字信號處理器的主要誤差源

6.5.2 有限字長的影響

6.5.3 減緩舍入誤差的措施

參考文獻

習題

第7章 可測性設計

7.1 測試和可測性設計的基本概念

7.1.1 故障測試基本概念和過程

7.1.2 自動測試設備

7.2 故障建模及ATPG原理

7.2.1 故障建模的基本概念

7.2.2 數(shù)字邏輯單元中的常見故障模型

7.2.3 存儲器的故障模型

7.2.4 故障測試覆蓋率和成品率

7.2.5 ATPG的工作原理

7.2.6 ATPG的設計流程和工具

7.3 可測性設計

7.3.1 電路的可測性

7.3.2 常用的可測性設計方案

7.3.3 可測性設計的優(yōu)勢和不足

7.4 掃描測試

7.4.1 掃描測試原理

7.4.2 掃描測試的可測性設計

7.5 內建自測試

7.5.1 內建自測試的基本概念

7.5.2 存儲器的內建自測試

7.6 邊界掃描法

7.6.1 邊界掃描法的基本結構

7.6.2 JTAG和IEEE 1149.1標準

7.6.3 邊界掃描設計流程

參考文獻

習題

第8章 物理設計

8.1 數(shù)字集成電路的后端設計

8.1.1 數(shù)字集成電路的前端設計和后端設計

8.1.2 數(shù)字集成電路的前端設計

8.1.3 數(shù)字集成電路的后端設計

8.2 半導體制造工藝簡介

8.2.1 單晶硅和多晶硅

8.2.2 氧化工藝

8.2.3 摻雜工藝

8.2.4 掩模的制版工藝

8.2.5 光刻工藝

8.2.6 金屬化工藝

8.3 版圖設計規(guī)則

8.3.1 版圖設計規(guī)則

8.3.2 版圖設計規(guī)則的幾何約束

8.4 版圖設計

8.4.1 布局規(guī)劃

8.4.2 布線

8.4.3 寄生參數(shù)提取

8.5 版圖后驗證

8.5.1 設計規(guī)則檢查(DRC)

8.5.2 版圖與原理圖的一致性檢查

8.5.3 版圖后時序分析(后仿真)

8.5.4 ECO技術

8.5.5 噪聲、VDD壓降和電遷移分析

8.5.6 功耗分析

8.6 數(shù)據(jù)交換及檢查

8.6.1 數(shù)據(jù)交換

8.6.2 檢查內容及方法

8.7 封裝

8.7.1 封裝的基本功能

8.7.2 常見的封裝類型

8.7.3 系統(tǒng)級封裝技術

參考文獻

習題

第9章 仿真驗證和時序分析

9.1 仿真類型

9.2 綜合后的時序仿真與驗證

9.2.1 動態(tài)時序分析

9.2.2 靜態(tài)時序分析

9.2.3 影響時序的因素

9.3 時序規(guī)范和用于時序驗證的Verilog系統(tǒng)任務

9.3.1 時序規(guī)范

9.3.2 時序檢查驗證

9.4 延遲反標注

9.4.1 Verilog中的sdf

9.4.2 在ASIC設計流程中使用sdf

9.5 ASIC中時序違約的消除

9.5.1 消除時序違約的可選方案

9.5.2 利用緩沖器插入技術減少信號延遲

參考文獻

習題

第10章 低功耗設計

10.1 低功耗設計的意義

10.1.1 功耗問題的嚴重性

10.1.2 低功耗設計的意義

10.2 低功耗設計技術的發(fā)展趨勢

10.2.1 降低動態(tài)功耗技術趨勢

10.2.2 降低靜態(tài)功耗技術趨勢

10.2.3 低功耗體系結構設計的趨勢

10.3 在各設計抽象層次降低功耗

10.3.1 降低動態(tài)功耗技術

10.3.2 降低靜態(tài)功耗技術

10.4 系統(tǒng)級低功耗技術

10.4.1 硬件/軟件劃分

10.4.2 低功耗軟件和處理器

10.5 寄存器傳輸級的低功耗設計

10.5.1 并行處理和流水線

10.5.2 幾種常見的RTL設計描述方法

10.6 未來超低功耗設計的展望

10.6.1 亞閾區(qū)電路

10.6.2 容錯設計

10.6.3 全局異步和局部同步設計

10.6.4 柵感應泄漏抑制方法

參考文獻

習題