數(shù)字集成電路與系統(tǒng)設(shè)計(jì)內(nèi)容簡介

本書根據(jù)數(shù)字集成電路和系統(tǒng)工程設(shè)計(jì)所需求的知識(shí)結(jié)構(gòu)，涉及了從系統(tǒng)架構(gòu)設(shè)計(jì)至GDSⅡ版圖文件的交付等完整的數(shù)字集成電路系統(tǒng)前/后端工程設(shè)計(jì)流程及關(guān)鍵技術(shù)。內(nèi)容涵蓋了VLSI設(shè)計(jì)方法、系統(tǒng)架構(gòu)、技術(shù)規(guī)格書(SPEC)、算法建模、Verilog HDL及RTL描述、邏輯與物理綜合、仿真與驗(yàn)證、時(shí)序分析、可測性設(shè)計(jì)、安全性設(shè)計(jì)、低功耗設(shè)計(jì)、版圖設(shè)計(jì)及封裝等工程設(shè)計(jì)中各階段的核心知識(shí)點(diǎn)。尤其對數(shù)字信號(hào)處理器的算法建模及ASIC設(shè)計(jì)實(shí)現(xiàn)中的關(guān)鍵技術(shù)給出了詳盡的描述和設(shè)計(jì)實(shí)例。

第1章 緒論

1.1 集成電路的發(fā)展簡史

1.2 集成電路產(chǎn)業(yè)鏈(行業(yè))概述

1.2.1 電子設(shè)計(jì)自動(dòng)化行業(yè)

1.2.2 IP行業(yè)

1.2.3 集成電路設(shè)計(jì)服務(wù)行業(yè)

1.2.4 集成電路設(shè)計(jì)行業(yè)

1.2.5 集成電路晶圓制造行業(yè)

1.2.6 封裝測試行業(yè)

1.2.7 半導(dǎo)體設(shè)備與材料行業(yè)

1.2.8 集成電路分銷代理行業(yè)

1.3 VLSI設(shè)計(jì)流程

1.3.1 系統(tǒng)規(guī)范(System Specification)

1.3.2 架構(gòu)設(shè)計(jì)(Architecture Exploration)

1.3.3 邏輯功能設(shè)計(jì)與綜合(Logic Design and Syntheses)

1.3.4 電路設(shè)計(jì)、綜合與驗(yàn)證(Circuit Design，Syntheses and Verification)

1.3.5 物理設(shè)計(jì)(Physical Design)

1.3.6 物理驗(yàn)證(Physical Verification)

1.3.7 制造(Manufacture)

1.3.8 封裝和測試(Packaging and Testing)

1.4 VLSI設(shè)計(jì)模式

1.4.1 全定制設(shè)計(jì)

1.4.2 標(biāo)準(zhǔn)單元設(shè)計(jì)

1.4.3 宏單元

1.4.4 門陣列

1.4.5 現(xiàn)場可編程門陣列 (FPGA)

1.4.6 結(jié)構(gòu)化ASIC(無通道門陣列)

1.5 版圖層和設(shè)計(jì)規(guī)則

1.5.1 版圖層集成電路

1.5.2 設(shè)計(jì)規(guī)則

1.6 目前面臨的問題和發(fā)展方向

1.6.1 物理綜合技術(shù)

1.6.2 設(shè)計(jì)重用和片上系統(tǒng)

1.6.3 片上網(wǎng)絡(luò)

1.6.4 FPGA的動(dòng)態(tài)可重構(gòu)和異構(gòu)計(jì)算

1.6.5 演化硬件電路和系統(tǒng)

參考文獻(xiàn)

習(xí)題

第2章 可編程邏輯器件及現(xiàn)場可編程門陣列

2.1 可編程邏輯器件的分類及現(xiàn)狀

2.2 半導(dǎo)體存儲(chǔ)器及其組合邏輯實(shí)現(xiàn)

2.2.1 存儲(chǔ)器件

2.2.2 基于存儲(chǔ)器ROM/RAM的組合邏輯及狀態(tài)機(jī)實(shí)現(xiàn)

2.3 可編程邏輯器件

2.3.1 可編程邏輯陣列

2.3.2 可編程陣列邏輯

2.3.3 復(fù)雜可編程邏輯器件

2.4 現(xiàn)場可編程門陣列

2.4.1 FPGA的典型結(jié)構(gòu)

2.4.2 基于SRAM的FPGA

2.4.3 基于反熔絲多路開關(guān)(MUX)的FPGA

2.4.4 Xilinx和Altera的系列FPGA

2.5 基于Verilog的FPGA設(shè)計(jì)流程

2.5.1 架構(gòu)設(shè)計(jì)

2.5.2 設(shè)計(jì)輸入

2.5.3 RTL設(shè)計(jì)

2.5.4 FPGA綜合

2.5.5 布局布線

2.5.6 仿真與驗(yàn)證

2.5.7 基于ModelSim的設(shè)計(jì)與仿真流程

2.5.8 基于IP的FPGA嵌入式系統(tǒng)設(shè)計(jì)

2.6 ASIC設(shè)計(jì)與FPGA設(shè)計(jì)之間的移植

2.6.1 可供選擇的設(shè)計(jì)方法

2.6.2 FPGA之間的轉(zhuǎn)換

2.6.3 FPGA到ASIC的轉(zhuǎn)換

2.6.4 ASIC到FPGA的轉(zhuǎn)換

2.7 FPGA的安全性設(shè)計(jì)

2.7.1 設(shè)備對FPGA日益增加的依賴

2.7.2 FPGA的安全設(shè)計(jì)及技術(shù)要點(diǎn)

參考文獻(xiàn)

習(xí)題

第3章 數(shù)字集成電路系統(tǒng)設(shè)計(jì)工程

3.1 數(shù)字集成電路設(shè)計(jì)的基本流程

3.2 需求分析和設(shè)計(jì)規(guī)格書

3.3 算法和架構(gòu)設(shè)計(jì)

3.3.1 算法設(shè)計(jì)

3.3.2 架構(gòu)設(shè)計(jì)

3.4 模塊設(shè)計(jì)、RTL設(shè)計(jì)和可測性設(shè)計(jì)

3.4.1 模塊設(shè)計(jì)

3.4.2 RTL設(shè)計(jì)

3.4.3 可測性設(shè)計(jì)

3.5 綜合

3.6 時(shí)序驗(yàn)證

3.6.1 動(dòng)態(tài)時(shí)序仿真和靜態(tài)時(shí)序分析

3.6.2 時(shí)序收斂

3.7 原型驗(yàn)證

3.8 后端設(shè)計(jì)

3.9 CMOS工藝選擇

3.10 封裝

3.11 生產(chǎn)測試

3.12 集成電路產(chǎn)業(yè)的變革及對設(shè)計(jì)方法的影響

參考文獻(xiàn)

習(xí)題

第4章 Verilog HDL基礎(chǔ)

4.1 Verilog HDL的基本結(jié)構(gòu)及描述方式

4.1.1 模塊的結(jié)構(gòu)

4.1.2 Verilog中的標(biāo)識(shí)符

4.1.3 Verilog中的端口和內(nèi)部變量的定義

4.1.4 結(jié)構(gòu)定義語句

4.1.5 注釋語句

4.1.6 Verilog原語(Primitives)

4.2 Verilog中的常量、變量和數(shù)據(jù)類型

4.2.1 數(shù)字聲明

4.2.2 常量、變量和運(yùn)算表達(dá)式

4.3 賦值語句

4.3.1 連續(xù)賦值語句

4.3.2 過程賦值語句

4.3.3 塊語句

4.4 電路功能描述方式

4.4.1 數(shù)據(jù)流描述方式

4.4.2 行為描述方式

4.4.3 結(jié)構(gòu)描述方式

4.4.4 混合描述方式

4.5 門電路的傳輸延遲

4.5.1 慣性延遲

4.5.2 傳輸延遲

4.5.3 模塊路徑延遲

4.5.4 延遲建模的表達(dá)式

4.6 數(shù)字邏輯驗(yàn)證和仿真

4.6.1 數(shù)字邏輯驗(yàn)證的4個(gè)階段

4.6.2 邏輯仿真

4.7 測試平臺(tái)testbench及仿真設(shè)計(jì)

4.7.1 testbench的概念及結(jié)構(gòu)

4.7.2 testbench的編寫

參考文獻(xiàn)

習(xí)題

第5章 數(shù)字邏輯電路的Verilog RTL建模和設(shè)計(jì)

5.1 數(shù)字系統(tǒng)的數(shù)據(jù)通路和控制器

5.1.1 數(shù)據(jù)通路

5.1.2 控制部分

5.2 Verilog的寄存器傳輸級(jí)(RTL)設(shè)計(jì)流程

5.2.1 寄存器傳輸級(jí)概念和模型

5.2.2 寄存器傳輸級(jí)的基本特點(diǎn)

5.2.3 寄存器傳輸級(jí)的設(shè)計(jì)步驟

5.2.4 寄存器傳輸級(jí)設(shè)計(jì)與行為級(jí)設(shè)計(jì)的區(qū)別

5.3 基本組合電路設(shè)計(jì)

5.3.1 多路選擇器

5.3.2 譯碼器

5.3.3 行波進(jìn)位加法器和超前進(jìn)位全加器

5.4 基本時(shí)序電路設(shè)計(jì)

5.4.1 存儲(chǔ)元件的基本特點(diǎn)

5.4.2 鎖存器

5.4.3 D觸發(fā)器

5.4.4 計(jì)數(shù)器

5.5 有限狀態(tài)機(jī)設(shè)計(jì)

5.5.1 有限狀態(tài)機(jī)的基本概念

5.5.2 狀態(tài)機(jī)的描述和基本語法

5.5.3 狀態(tài)機(jī)設(shè)計(jì)流程和設(shè)計(jì)準(zhǔn)則

5.5.4 狀態(tài)機(jī)的描述風(fēng)格

5.5.5 狀態(tài)機(jī)設(shè)計(jì)的建模技巧

參考文獻(xiàn)

習(xí)題

第6章 數(shù)字信號(hào)處理器的算法、架構(gòu)及實(shí)現(xiàn)

6.1 數(shù)字信號(hào)處理的算法分析與實(shí)現(xiàn)

6.1.1 算法分解的基礎(chǔ)理論

6.1.2 基本算法分析

6.2 信號(hào)處理器的基本運(yùn)算模型及實(shí)現(xiàn)

6.2.1 加法器、乘法器和延遲單元

6.2.2 積分器和微分器

6.2.3 抽樣和插值濾波器

6.3 數(shù)字濾波器的工作原理及實(shí)現(xiàn)結(jié)構(gòu)

6.3.1 數(shù)字濾波器的特點(diǎn)

6.3.2 FIR數(shù)字濾波器的工作原理

6.3.3 FIR濾波器技術(shù)參數(shù)及設(shè)計(jì)步驟

6.3.4 FIR濾波器的設(shè)計(jì)方案

6.3.5 FIR濾波器的一般實(shí)現(xiàn)結(jié)構(gòu)

6.3.6 FIR濾波器的抽頭系數(shù)編碼

6.4 FIR數(shù)字濾波器的Verilog描述及實(shí)現(xiàn)

6.4.1 數(shù)字信號(hào)處理系統(tǒng)的設(shè)計(jì)流程

6.4.2 FIR濾波器的Verilog設(shè)計(jì)舉例

6.4.3 數(shù)字相關(guān)器的Verilog設(shè)計(jì)舉例

6.5 數(shù)字信號(hào)處理器的有限字長 效應(yīng)

6.5.1 數(shù)字信號(hào)處理器的主要誤差源

6.5.2 有限字長的影響

6.5.3 減緩舍入誤差的措施

參考文獻(xiàn)

習(xí)題

第7章 可測性設(shè)計(jì)

7.1 測試和可測性設(shè)計(jì)的基本概念

7.1.1 故障測試基本概念和過程

7.1.2 自動(dòng)測試設(shè)備

7.2 故障建模及ATPG原理

7.2.1 故障建模的基本概念

7.2.2 數(shù)字邏輯單元中的常見故障模型

7.2.3 存儲(chǔ)器的故障模型

7.2.4 故障測試覆蓋率和成品率

7.2.5 ATPG的工作原理

7.2.6 ATPG的設(shè)計(jì)流程和工具

7.3 可測性設(shè)計(jì)

7.3.1 電路的可測性

7.3.2 常用的可測性設(shè)計(jì)方案

7.3.3 可測性設(shè)計(jì)的優(yōu)勢和不足

7.4 掃描測試

7.4.1 掃描測試原理

7.4.2 掃描測試的可測性設(shè)計(jì)

7.5 內(nèi)建自測試

7.5.1 內(nèi)建自測試的基本概念

7.5.2 存儲(chǔ)器的內(nèi)建自測試

7.6 邊界掃描法

7.6.1 邊界掃描法的基本結(jié)構(gòu)

7.6.2 JTAG和IEEE 1149.1標(biāo)準(zhǔn)

7.6.3 邊界掃描設(shè)計(jì)流程

參考文獻(xiàn)

習(xí)題

第8章 物理設(shè)計(jì)

8.1 數(shù)字集成電路的后端設(shè)計(jì)

8.1.1 數(shù)字集成電路的前端設(shè)計(jì)和后端設(shè)計(jì)

8.1.2 數(shù)字集成電路的前端設(shè)計(jì)

8.1.3 數(shù)字集成電路的后端設(shè)計(jì)

8.2 半導(dǎo)體制造工藝簡介

8.2.1 單晶硅和多晶硅

8.2.2 氧化工藝

8.2.3 摻雜工藝

8.2.4 掩模的制版工藝

8.2.5 光刻工藝

8.2.6 金屬化工藝

8.3 版圖設(shè)計(jì)規(guī)則

8.3.1 版圖設(shè)計(jì)規(guī)則

8.3.2 版圖設(shè)計(jì)規(guī)則的幾何約束

8.4 版圖設(shè)計(jì)

8.4.1 布局規(guī)劃

8.4.2 布線

8.4.3 寄生參數(shù)提取

8.5 版圖后驗(yàn)證

8.5.1 設(shè)計(jì)規(guī)則檢查(DRC)

8.5.2 版圖與原理圖的一致性檢查

8.5.3 版圖后時(shí)序分析(后仿真)

8.5.4 ECO技術(shù)

8.5.5 噪聲、VDD壓降和電遷移分析

8.5.6 功耗分析

8.6 數(shù)據(jù)交換及檢查

8.6.1 數(shù)據(jù)交換

8.6.2 檢查內(nèi)容及方法

8.7 封裝

8.7.1 封裝的基本功能

8.7.2 常見的封裝類型

8.7.3 系統(tǒng)級(jí)封裝技術(shù)

參考文獻(xiàn)

習(xí)題

第9章 仿真驗(yàn)證和時(shí)序分析

9.1 仿真類型

9.2 綜合后的時(shí)序仿真與驗(yàn)證

9.2.1 動(dòng)態(tài)時(shí)序分析

9.2.2 靜態(tài)時(shí)序分析

9.2.3 影響時(shí)序的因素

9.3 時(shí)序規(guī)范和用于時(shí)序驗(yàn)證的Verilog系統(tǒng)任務(wù)

9.3.1 時(shí)序規(guī)范

9.3.2 時(shí)序檢查驗(yàn)證

9.4 延遲反標(biāo)注

9.4.1 Verilog中的sdf

9.4.2 在ASIC設(shè)計(jì)流程中使用sdf

9.5 ASIC中時(shí)序違約的消除

9.5.1 消除時(shí)序違約的可選方案

9.5.2 利用緩沖器插入技術(shù)減少信號(hào)延遲

參考文獻(xiàn)

習(xí)題

第10章 低功耗設(shè)計(jì)

10.1 低功耗設(shè)計(jì)的意義

10.1.1 功耗問題的嚴(yán)重性

10.1.2 低功耗設(shè)計(jì)的意義

10.2 低功耗設(shè)計(jì)技術(shù)的發(fā)展趨勢

10.2.1 降低動(dòng)態(tài)功耗技術(shù)趨勢

10.2.2 降低靜態(tài)功耗技術(shù)趨勢

10.2.3 低功耗體系結(jié)構(gòu)設(shè)計(jì)的趨勢

10.3 在各設(shè)計(jì)抽象層次降低功耗

10.3.1 降低動(dòng)態(tài)功耗技術(shù)

10.3.2 降低靜態(tài)功耗技術(shù)

10.4 系統(tǒng)級(jí)低功耗技術(shù)

10.4.1 硬件/軟件劃分

10.4.2 低功耗軟件和處理器

10.5 寄存器傳輸級(jí)的低功耗設(shè)計(jì)

10.5.1 并行處理和流水線

10.5.2 幾種常見的RTL設(shè)計(jì)描述方法

10.6 未來超低功耗設(shè)計(jì)的展望

10.6.1 亞閾區(qū)電路

10.6.2 容錯(cuò)設(shè)計(jì)

10.6.3 全局異步和局部同步設(shè)計(jì)

10.6.4 柵感應(yīng)泄漏抑制方法

參考文獻(xiàn)

習(xí)題

《數(shù)字藝術(shù)設(shè)計(jì)系列教材：數(shù)字色彩構(gòu)成》吸收了計(jì)算機(jī)圖形學(xué)和色彩學(xué)的新成果，較好地解決了計(jì)算機(jī)色彩原理、色彩系統(tǒng)（蒙塞爾、CIE等）、色彩構(gòu)成的有機(jī)銜接。通過先進(jìn)的三維色彩配色軟件“數(shù)字色系五級(jí)色表”，詳細(xì)論述一套不同于以往“色彩構(gòu)成”的、科學(xué)而實(shí)用的色彩設(shè)計(jì)方法，讓原來混沌、感性的色彩設(shè)計(jì)變得簡便、有序，并增加了理性成分?！　稊?shù)字藝術(shù)設(shè)計(jì)系列教材：數(shù)字色彩構(gòu)成》是作者主持的教育部人文社科研究項(xiàng)目的核心內(nèi)容和主要成果之一，它居于數(shù)字藝術(shù)的學(xué)科前沿，是目前國內(nèi)色彩研究的最新成果。《數(shù)字藝術(shù)設(shè)計(jì)系列教材：數(shù)字色彩構(gòu)成》配以大量的圖片和習(xí)題，適合作為美術(shù)、藝術(shù)設(shè)計(jì)、動(dòng)畫、廣告學(xué)、工業(yè)設(shè)計(jì)、建筑學(xué)以及新的數(shù)字媒體等專業(yè)的本科、?？粕滩?，也可供相關(guān)從業(yè)人員和高校教師閱讀及教學(xué)參考。　未經(jīng)作者書面許可，任何單位和個(gè)人不得以任何形式復(fù)制和使用（包括但不僅限于紙媒體、網(wǎng)絡(luò)、光盤、其他電子媒體等介質(zhì)轉(zhuǎn)載、抄襲、摘編、改編、出版、傳播）《數(shù)字藝術(shù)設(shè)計(jì)系列教材：數(shù)字色彩構(gòu)成》之部分或全部文字內(nèi)容、課程構(gòu)架、配色軟件結(jié)構(gòu)與模式和原創(chuàng)的圖形圖像。

2013-751國際設(shè)計(jì)節(jié)以“數(shù)字·設(shè)計(jì)·生活”為主題，緊扣時(shí)代的脈搏，通過展覽以及論壇等各種活動(dòng)揭示了數(shù)字技術(shù)對設(shè)計(jì)產(chǎn)業(yè)帶來的革命性影響，并從專業(yè)性、教育性、互動(dòng)性、實(shí)用性、創(chuàng)新性五個(gè)方面突出展現(xiàn)了數(shù)字科技與創(chuàng)意設(shè)計(jì)的完美融合。本屆751國際設(shè)計(jì)節(jié)，吸引了國內(nèi)外知名展覽20余場。

數(shù)字科技元素的展覽

國際一線品牌施華洛世奇的“數(shù)碼水晶”展。才華橫溢的五名中國杰出設(shè)計(jì)師與國際頂級(jí)設(shè)計(jì)大師RonArad、MaartenBaas、ArikLevy、rAndomInternational，將璀璨的水晶與聲、光、電結(jié)合，探索數(shù)字時(shí)代下的記憶；

在由清華大學(xué)、中國建筑學(xué)會(huì)-數(shù)字建筑設(shè)計(jì)專業(yè)委員會(huì)主辦的“數(shù)字滲透”展中，有四位榮獲建筑界諾貝爾獎(jiǎng)“普利茲克建筑獎(jiǎng)”的世界頂級(jí)的建筑大師們帶來了他們集數(shù)字建筑之大成的等比例仿真建筑模型，與來自一些頂尖建筑院校的學(xué)生作品和中國數(shù)字建筑作品共同組成了一個(gè)展現(xiàn)國際數(shù)字建筑精粹的舞臺(tái)；

美國360FashionNetwork的3D打印人物肖像，韓國3D想象館里的立體壁畫等互動(dòng)體驗(yàn)感強(qiáng)的展示項(xiàng)目，使許多觀眾親身感受了3D技術(shù)令人難以置信的創(chuàng)新變革。

名師論壇與講座

751團(tuán)隊(duì)自主策劃了6場邀請到國寶級(jí)設(shè)計(jì)大師張永和、朱青生、杭間、李曉東、RonArad、JesseReiser、Roland、FabioRotella的“名師講座”，10場業(yè)內(nèi)資深人士探討下的“專題講座”。

51設(shè)計(jì)私房課

觀眾走進(jìn)設(shè)計(jì)師的工作室，與設(shè)計(jì)師們近距離對話，上百名觀眾走進(jìn)751時(shí)尚回廊來聆聽關(guān)于建筑、產(chǎn)品、設(shè)計(jì)規(guī)劃的真知灼見。

《數(shù)字圖形設(shè)計(jì)基礎(chǔ)》是用CorelDRAw X4軟件來講解數(shù)字圖形設(shè)計(jì)的方法和思路的教材。書中的講解重點(diǎn)突出、語言簡潔，并配有圖形設(shè)計(jì)理論在標(biāo)志設(shè)計(jì)和包裝設(shè)計(jì)中的應(yīng)用實(shí)例；在講解各種功能和使用方法的同時(shí)，帶領(lǐng)讀者邊學(xué)邊練、學(xué)練結(jié)合，在實(shí)踐中逐步學(xué)會(huì)繪圖和設(shè)計(jì)方法，提高讀者的數(shù)字圖形設(shè)計(jì)技巧和綜合運(yùn)用能力。

書中介紹了許多軟件操作中關(guān)鍵的詞匯，講解得清楚明了，便于初學(xué)者掌握，在操作時(shí)也比較容易。

《數(shù)字圖形設(shè)計(jì)基礎(chǔ)》關(guān)鍵在于能夠系統(tǒng)地將圖形設(shè)計(jì)理論知識(shí)與大量的實(shí)踐案例相結(jié)合，使讀者學(xué)后在從事圖形設(shè)計(jì)時(shí)，其作品的品位及美感都能大幅度地提高。

《數(shù)字圖形設(shè)計(jì)基礎(chǔ)》不僅可作為高等學(xué)校計(jì)算機(jī)專業(yè)學(xué)生的學(xué)習(xí)教材，也可作為計(jì)算機(jī)技術(shù)培訓(xùn)教材?！稊?shù)字圖形設(shè)計(jì)基礎(chǔ)》主要定位于學(xué)習(xí)與工作相互聯(lián)系的復(fù)合型人才。