維修電工EDA

Protel DXP 2004和Proteus是目前職業(yè)教育使用較廣泛的EDA軟件。本書介紹了Protel DXP 2004的原理圖繪制、元件創(chuàng)建、PCB設(shè)計、元件封裝創(chuàng)建，以及Proteus軟件的基本操作和仿真應(yīng)用。本書充分考慮了職業(yè)教育類學(xué)生的特點(diǎn)和知識結(jié)構(gòu)，以培養(yǎng)學(xué)生具有寬基礎(chǔ)、復(fù)合型、解決實(shí)際問題的能力為目標(biāo)，并結(jié)合職業(yè)院校技能競賽和電子CAD考證，編寫了針對性較強(qiáng)的內(nèi)容和案例。本書循序漸進(jìn)，圖文并茂，用實(shí)例貫穿全書，可操作性強(qiáng)。

本書可作為高等職業(yè)院校、技師學(xué)院、中等職業(yè)學(xué)校電氣類、電子類、通信類等專業(yè)的教材，也可作為技工院校技能競賽、職業(yè)院校技能大賽和電子CAD考證指導(dǎo)教材，還可作為電氣、電子技術(shù)培訓(xùn)及從事電子產(chǎn)品設(shè)計與開發(fā)人員的參考資料。

1.1 EDA技術(shù)及其發(fā)展歷程

1.2 EDA技術(shù)的特征和優(yōu)勢

1.2.1 EDA技術(shù)的基本特征

1.2.2 EDA技術(shù)的優(yōu)勢

1.3 EDA設(shè)計的目標(biāo)和流程

1.3.1 EDA技術(shù)的實(shí)現(xiàn)目標(biāo)

1.3.2 EDA設(shè)計流程

1.3.3 數(shù)字集成電路的設(shè)計

1.3.4 模擬集成電路的設(shè)計

1.4 EDA技術(shù)與ASIC設(shè)計

1.4.1 ASIC的特點(diǎn)與分類

1.4.2 ASIC的設(shè)計方法

1.4.3 SoC設(shè)計

1.5硬件描述語言

1.5.1 VHDI

1.5.2 VerilogHDL

1.5.3 ABEL-HDL

1.5.4 Verilog HDL和VHDL的比較

1.6 EDA設(shè)計工具

1.6.1 EDA設(shè)計工具分類

1.6.2 EDA公司與工具介紹

1.7 EDA技術(shù)的發(fā)展趨勢

習(xí)題1

2.1 概述

2.1.1 可編程邏輯器件發(fā)展歷程

2.1.2 可編程邏輯器件分類

2.1.3 可編程邏輯器件的優(yōu)勢

2.1.4 可編程邏輯器件的發(fā)展趨勢

2.2 PLD器件的基本結(jié)構(gòu)

2.2.1 基本結(jié)構(gòu)

2.2.2 電路符號

2.2.4 PLA

2.2.5 PAL

2.2.6 GAL

2.3 CPLD/PPGA的結(jié)構(gòu)特點(diǎn)

2.3.1 Lauice公司的CPLD/FPGA

2.3.2 Xilinx公司的CPLD/FPGA

2.3.3 Altera和Acrel公司的CPLD/FPGA

2.3.4 CPLD和FPGA的異同

2.4 可編程邏輯器件的基本資源

2.4.1 功能單元

2.4.2 輸入一輸出焊盤

2.4.3 布線資源

2.4.4 片內(nèi)RAM

2.5 可編程邏輯器件的編程器件

2.5.1 熔絲型開關(guān)

2.5.2 反熔絲型開關(guān)

2.5.3 浮柵編程器件

2.5.4 基于SRAM的編程器件

2.6 可編程邏輯器件的設(shè)計與開發(fā)

2.6.1 CPLD/FPGA設(shè)計流程

2.6.2 CPLD/FPGA開發(fā)工具

2.6.3 CPLD/FPGA的應(yīng)用選擇

2.7 可編程邏輯器件的測試技術(shù)

2.7.1 邊界掃描測試原理

2.7.2 IEEE 1149.1標(biāo)準(zhǔn)

2.7.3 邊界掃描策略及相關(guān)工具

習(xí)題2

3.1 Stratix高端FPGA系列

3.1.1 Stratix器件

3.1.2 StratixⅡ器件

3.2 Cyclone低成本FPGA系列

3.2.1 Cyclone器件

3.2.2 CycloneⅡ器件

3.3 ACEX 1K器件

3.4 典型CPLD器件

3.4.1 MAXⅡ器件

3.4.2 MAX 7000器件

3.5 FPGA/CPLD的配置

3.5.1 CPLD器件的配置

3.5.2 FPGA器件的配置

習(xí)題3

4.1 QuartusⅡⅡ原理圖設(shè)計

4.1.1 半加器原理圖輸入

4.1.2 半加器編譯

4.1.3 半加器仿真

4.1.4 全加器設(shè)計與仿真

4.2 Quartus Ⅱ的優(yōu)化設(shè)置

4.2.1 Setting設(shè)置

4.2.2 分析與綜合設(shè)置

4.2.3 優(yōu)化布局布線

4.2.4 使用設(shè)計助手檢查設(shè)計可靠性

4.3 Quartus Ⅱ的時序分析

4.3.1 時序設(shè)置與分析

4.3.2 時序逼近

4.4宏功能模塊設(shè)計

4.4.1 Megafumctions庫

4.4.2 Maxplus2庫

4.4.3 Primitives庫

習(xí)題4

5.1 Quartus Ⅱ的V10DL輸入設(shè)計

5.1.1 創(chuàng)建工程文件

5.!.2 編譯

5.1.3 仿真

5.2 Synplify Pro的VHDL輸入設(shè)計

5.2.1 用Synplify Pro綜合的過程

5.2.2 Synplify Pro與Quarttls Ⅱ的接口

5.3 Synplify的VHDL輸入設(shè)計

習(xí)題5

6.1 實(shí)體

6.1.1 類屬參數(shù)說明

6.1.2 端口說明

6.1.3 實(shí)體描述舉例

6.2 結(jié)構(gòu)體

6.2.1 結(jié)構(gòu)體的命名

6.2.2 結(jié)構(gòu)體信號定義語句

6.2.3 結(jié)構(gòu)體功能描述語句

6.2.4 結(jié)構(gòu)體描述方法

6.3 VHDL庫

6.3.1 庫的種類

6.3.2庫的用法

6.4 VHDL程序包

6.4.1 程序包組成和格式

6.4.2 VHDL標(biāo)準(zhǔn)程序包

6.5 配置

6.5.1 默認(rèn)配置

6.5.2 結(jié)構(gòu)體的配置

6.6 VHDL文字規(guī)則

6.6.1 標(biāo)識符

6.6.2 數(shù)字

6.6.3 字符串

6.7 VHDL數(shù)據(jù)類型

6.7.1 預(yù)定義數(shù)據(jù)類型

6.7.2 自定義數(shù)據(jù)類型

6.7.3 用戶自定義的子類型

6.7.4 數(shù)據(jù)類型的轉(zhuǎn)換

6.8 VHDL操作符

6.8.1 邏輯操作符

6.8.2 關(guān)系操作符

6.8.3 算術(shù)運(yùn)算符

6.8.4 并置操作符

6.8.5 運(yùn)算符重載

6.9 數(shù)據(jù)對象

6.9.1 常量

6.9.2 變量

習(xí)題6

7.1 順序語句

7.1.1 賦值語句

7.1.2 IF語句

7.1.3 CASE語句

7.1.4 LOOP語句

7.1.5 NEXT語句

7.1.7 WAIT語句

7.1.8 子程序調(diào)用語句

7.2 并行語句

7.2.1 并行信號賦值語句

7.2.2 進(jìn)程語句

7.2.3 并行過程調(diào)用語句

7.2.4 元器件例化語句

7.2.5 生成語句

7.3 VHDL組合邏輯電路設(shè)計

7.4 VHDL時序邏輯電路設(shè)計

7.4.1 觸發(fā)器

7.4.2 寄存器

7.4.3 計數(shù)器

7.4.4 分頻器

習(xí)題7

8.1 Ⅵ{DL行為描述方式

8.2 ⅧDL結(jié)構(gòu)化描述方式

8.3 Ⅵ{DLRTL描述方式

8.4 有限狀態(tài)機(jī)(FSM)設(shè)計

8.4.1 Moore和Mealy狀態(tài)機(jī)的選擇

8.4.2 有限狀態(tài)機(jī)的描述方式

8.4.3 有限狀態(tài)機(jī)的同步和復(fù)位

8.4.4 改進(jìn)的.Moore型有限狀態(tài)機(jī)

8.4.5 小結(jié)

習(xí)題8

9.1 ST-BUS總線接口設(shè)計

9.1.1 ST-BUS總線時序關(guān)系

9.1.2 ST-BUS總線接口實(shí)例

9.2 數(shù)字復(fù)接分接接口技術(shù)及設(shè)計

9.2.1 數(shù)字復(fù)接分接接口技術(shù)原理

9.2.2 同步數(shù)字復(fù)接分接接口設(shè)計實(shí)例

9.3 I2C接口設(shè)計

9.3.1 I2C總線工作原理

9.3.2 I2C總線接U設(shè)計實(shí)例

9.4 Uart控制器設(shè)計

9.4.1 Uart控制器原理

9.4.2 Uart控制器部分模塊代碼

習(xí)題9

10.1 偽隨機(jī)序列的產(chǎn)生、檢測設(shè)計

10.1.1 m序列的產(chǎn)生

10.1.2 m序列的性質(zhì)

10.1.3 m序列發(fā)生器的VHDL設(shè)計

10.1.4 m序列檢測電路的VHDL設(shè)計

10.2 比特同步設(shè)計

10.2.1 鎖相功能的自同步法原理

10.2.2 鎖相比特同步的EDA實(shí)現(xiàn)方法

10.3 基帶差分編碼設(shè)計

10.3.1 PSK調(diào)制和差分編碼原理

10.3.2 PSK差分編碼設(shè)計

10.4 FIR濾波器設(shè)計

10.4.1 FIR濾波器簡介

10.4.2 使用MATLAB設(shè)計FIR濾波器

10.4.3 FIR濾波器的FPGA普通設(shè)計

10.4.4 FIR濾波器的并行FPGA優(yōu)化設(shè)計

習(xí)題10

附錄A EDA實(shí)驗(yàn)系統(tǒng)簡介

參考文獻(xiàn)

……

第一篇 EDA技術(shù)基礎(chǔ)

第1章 概述

1.1 EDA技術(shù)的含義

1.2 EDA技術(shù)的主要內(nèi)容

1.3 EDA技術(shù)的特點(diǎn)及發(fā)展趨勢

第2章 可編程邏輯器件

2.1 概述

2.2 大規(guī)?？删幊踢壿嬈骷?/p>

2.3 Altera新型系列器件簡介

2.4 FPGA/CPLD器件的配置與編程

第3章 QuartusⅡ設(shè)計基礎(chǔ)

3.1 概述

3.2 QuartusⅡ的安裝與授權(quán)

3.3 QuartusⅡ設(shè)計流程

3.4 QuartusⅡ設(shè)計實(shí)例

第4章 硬件描述語言VHDL語法概要

4.1 概述

4.2 VHDL程序基本結(jié)構(gòu)

4.3 VHDL語言要素

4.4 VHDL的基本描述語句

4.5 子程序、程序包和配置

第5章 常用模塊電路的VHDL設(shè)計

5.1 常用組合邏輯電路的設(shè)計

5.2 時序邏輯電路的設(shè)計

5.3 狀態(tài)機(jī)的設(shè)計

5.4 存儲器的設(shè)計

第二篇 實(shí)戰(zhàn)訓(xùn)練

第6章 基礎(chǔ)訓(xùn)練

6.1 一位全加器原理圖輸入設(shè)計

6.2 譯碼顯示電路的設(shè)計

6.3 含異步清零和同步時鐘使能的4位加法計數(shù)器的設(shè)計

6.4 數(shù)控分頻器的設(shè)計

6.5 用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器的設(shè)計

6.6 簡易正弦信號發(fā)送器的設(shè)計

第7章 綜合訓(xùn)練

7.1 鍵盤輸入電路的設(shè)計

7.2 動態(tài)輸出4位十進(jìn)制頻率計的設(shè)計

7.3 數(shù)字鐘的設(shè)計

7.4 DDS信號源的設(shè)計

7.5 基于Dsp Builder使用IP Core的FIR濾波器的設(shè)計

7.6 基于NiosⅡ的SD卡音樂播放器的實(shí)現(xiàn)

·收起全部<<

該書主要介紹EDA技術(shù)的基本概念、應(yīng)用特點(diǎn)、可編程邏輯器件、硬件描述語言(VHDL)及常用邏輯單元電路的VHDL編程技術(shù);以及EDA技術(shù)的開發(fā)過程、開發(fā)工具軟件Quartus Ⅱ的使用、EDA設(shè)計過程中常見工程問題的處理等?！禘DA技術(shù)及應(yīng)用教程》從教學(xué)和應(yīng)用的角度出發(fā)，首先介紹了EDA技術(shù)的基本概念、應(yīng)用特點(diǎn)、可編程邏輯器件、硬件描述語言(VHDL)及常用邏輯單元電路的VHDL編程技術(shù);然后，以EDA應(yīng)用為目的，通過EDA實(shí)例詳細(xì)介紹了EDA技術(shù)的開發(fā)過程、開發(fā)工具軟件Quartus Ⅱ的使用、EDA設(shè)計過程中常見工程問題的處理;最后，介紹了工程中典型的EDA設(shè)計實(shí)例。

《EDA技術(shù)及應(yīng)用教程》各章節(jié)均配有習(xí)題及設(shè)計實(shí)例練習(xí)，便于讀者學(xué)習(xí)和教學(xué)使用。

《EDA技術(shù)及應(yīng)用教程》可作為高等院校電子、通信、自動化及計算機(jī)等專業(yè)EDA應(yīng)用技術(shù)的教學(xué)用書，也可作為高職院校相關(guān)專業(yè)的教學(xué)參考用書。