異步電路設(shè)計(jì)原理:系統(tǒng)透視

第一部分 異步電路設(shè)計(jì)教程

第1章 引言

1.1 為什么要考慮異步電路

1.2 目的與背景

1.3 時(shí)鐘與握手

1.4 第一部分概要

第2章 基礎(chǔ)

2.1 握手協(xié)議

2.2 Muller C單元和指示原理

2.3 Muller流水線

2.4 電路實(shí)現(xiàn)方式

2.5 理論

2.6 測(cè)試

2. 7小結(jié)

第3章 靜態(tài)數(shù)據(jù)流結(jié)構(gòu)

3.1 引言

3.2 流水線和環(huán)路

3.3 構(gòu)造塊

3.4 一個(gè)簡(jiǎn)單的例子

3.5 環(huán)路的簡(jiǎn)單應(yīng)用

3.6 FOR，IF和WHILE結(jié)構(gòu)

3.7 更復(fù)雜的例子:最大公約數(shù)電路

3.8 補(bǔ)充例子

3.9 小結(jié)

第4章 性能

4.1 引言

4.2 電路性能的定性分析

4.3 性能的定量分析

4.4 相關(guān)圖分析法

4.5 小結(jié)

第5章 握手電路實(shí)現(xiàn)

5.1 鎖存器

5.2 分支、匯合與并入

5.3 功能塊--基礎(chǔ)

5.4 捆綁數(shù)據(jù)功能塊

5.5 雙軌功能塊

5.6 混合功能塊

5.7 多路選擇器和多路分配器

5.8 互斥、仲裁和亞穩(wěn)定性

5.9 小結(jié)

第6章 速度無(wú)關(guān)控制電路

6.1 引言

6.2 信號(hào)轉(zhuǎn)換圖

6.3 基本綜合過(guò)程

6.4 采用狀態(tài)保持元件實(shí)現(xiàn)

6.5 初始化

6.6 綜合過(guò)程概述

6.7 Petrify:從STG綜合sl電路的工具

6.8 用Petrify設(shè)計(jì)的實(shí)例

6.9 小結(jié)

第7章 高級(jí)4相捆綁數(shù)據(jù)協(xié)議和電路

7.1 通道和協(xié)議

7.2 靜態(tài)類型檢查

7.3 更高級(jí)的鎖存器控制電路

7.4 小結(jié)

第8章 高級(jí)語(yǔ)言和工具

8.1 引言

8.2 CSP中的并發(fā)和信息傳送

……

附錄A VHDL通道包

第二部分 Balsa--異步硬件綜合系統(tǒng)

第9章 Balsa入門(mén)

第10章 Balsa語(yǔ)言

第11章 建立庫(kù)元件

第12章 一個(gè)簡(jiǎn)單的DMA控制器

第三部分 大規(guī)模異步電路設(shè)計(jì)

第13章 DESCALE:應(yīng)用于低功能卡設(shè)計(jì)實(shí)驗(yàn)

第14章 異步維特比(Viterbi)解碼器

第15章 處理器

參考文獻(xiàn)

索引

1.電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件;

2.電路中沒(méi)有統(tǒng)一的時(shí)鐘;

3. 電路狀態(tài)的改變由外部輸入的變化直接引起。