EDA技術(shù)與WHDL設(shè)計(jì)

1.1 EDA技術(shù)及其發(fā)展歷程

1.2 EDA技術(shù)的特征和優(yōu)勢

1.2.1 EDA技術(shù)的基本特征

1.2.2 EDA技術(shù)的優(yōu)勢

1.3 EDA設(shè)計(jì)的目標(biāo)和流程

1.3.1 EDA技術(shù)的實(shí)現(xiàn)目標(biāo)

1.3.2 EDA設(shè)計(jì)流程

1.3.3 數(shù)字集成電路的設(shè)計(jì)

1.3.4 模擬集成電路的設(shè)計(jì)

1.4 EDA技術(shù)與ASIC設(shè)計(jì)

1.4.1 ASIC的特點(diǎn)與分類

1.4.2 ASIC的設(shè)計(jì)方法

1.4.3 SoC設(shè)計(jì)

1.5硬件描述語言

1.5.1 VHDI

1.5.2 VerilogHDL

1.5.3 ABEL-HDL

1.5.4 Verilog HDL和VHDL的比較

1.6 EDA設(shè)計(jì)工具

1.6.1 EDA設(shè)計(jì)工具分類

1.6.2 EDA公司與工具介紹

1.7 EDA技術(shù)的發(fā)展趨勢

習(xí)題1

2.1 概述

2.1.1 可編程邏輯器件發(fā)展歷程

2.1.2 可編程邏輯器件分類

2.1.3 可編程邏輯器件的優(yōu)勢

2.1.4 可編程邏輯器件的發(fā)展趨勢

2.2 PLD器件的基本結(jié)構(gòu)

2.2.1 基本結(jié)構(gòu)

2.2.2 電路符號

2.2.4 PLA

2.2.5 PAL

2.2.6 GAL

2.3 CPLD/PPGA的結(jié)構(gòu)特點(diǎn)

2.3.1 Lauice公司的CPLD/FPGA

2.3.2 Xilinx公司的CPLD/FPGA

2.3.3 Altera和Acrel公司的CPLD/FPGA

2.3.4 CPLD和FPGA的異同

2.4 可編程邏輯器件的基本資源

2.4.1 功能單元

2.4.2 輸入一輸出焊盤

2.4.3 布線資源

2.4.4 片內(nèi)RAM

2.5 可編程邏輯器件的編程器件

2.5.1 熔絲型開關(guān)

2.5.2 反熔絲型開關(guān)

2.5.3 浮柵編程器件

2.5.4 基于SRAM的編程器件

2.6 可編程邏輯器件的設(shè)計(jì)與開發(fā)

2.6.1 CPLD/FPGA設(shè)計(jì)流程

2.6.2 CPLD/FPGA開發(fā)工具

2.6.3 CPLD/FPGA的應(yīng)用選擇

2.7 可編程邏輯器件的測試技術(shù)

2.7.1 邊界掃描測試原理

2.7.2 IEEE 1149.1標(biāo)準(zhǔn)

2.7.3 邊界掃描策略及相關(guān)工具

習(xí)題2

3.1 Stratix高端FPGA系列

3.1.1 Stratix器件

3.1.2 StratixⅡ器件

3.2 Cyclone低成本FPGA系列

3.2.1 Cyclone器件

3.2.2 CycloneⅡ器件

3.3 ACEX 1K器件

3.4 典型CPLD器件

3.4.1 MAXⅡ器件

3.4.2 MAX 7000器件

3.5 FPGA/CPLD的配置

3.5.1 CPLD器件的配置

3.5.2 FPGA器件的配置

習(xí)題3

4.1 QuartusⅡⅡ原理圖設(shè)計(jì)

4.1.1 半加器原理圖輸入

4.1.2 半加器編譯

4.1.3 半加器仿真

4.1.4 全加器設(shè)計(jì)與仿真

4.2 Quartus Ⅱ的優(yōu)化設(shè)置

4.2.1 Setting設(shè)置

4.2.2 分析與綜合設(shè)置

4.2.3 優(yōu)化布局布線

4.2.4 使用設(shè)計(jì)助手檢查設(shè)計(jì)可靠性

4.3 Quartus Ⅱ的時(shí)序分析

4.3.1 時(shí)序設(shè)置與分析

4.3.2 時(shí)序逼近

4.4宏功能模塊設(shè)計(jì)

4.4.1 Megafumctions庫

4.4.2 Maxplus2庫

4.4.3 Primitives庫

習(xí)題4

5.1 Quartus Ⅱ的V10DL輸入設(shè)計(jì)

5.1.1 創(chuàng)建工程文件

5.!.2 編譯

5.1.3 仿真

5.2 Synplify Pro的VHDL輸入設(shè)計(jì)

5.2.1 用Synplify Pro綜合的過程

5.2.2 Synplify Pro與Quarttls Ⅱ的接口

5.3 Synplify的VHDL輸入設(shè)計(jì)

習(xí)題5

6.1 實(shí)體

6.1.1 類屬參數(shù)說明

6.1.2 端口說明

6.1.3 實(shí)體描述舉例

6.2 結(jié)構(gòu)體

6.2.1 結(jié)構(gòu)體的命名

6.2.2 結(jié)構(gòu)體信號定義語句

6.2.3 結(jié)構(gòu)體功能描述語句

6.2.4 結(jié)構(gòu)體描述方法

6.3 VHDL庫

6.3.1 庫的種類

6.3.2庫的用法

6.4 VHDL程序包

6.4.1 程序包組成和格式

6.4.2 VHDL標(biāo)準(zhǔn)程序包

6.5 配置

6.5.1 默認(rèn)配置

6.5.2 結(jié)構(gòu)體的配置

6.6 VHDL文字規(guī)則

6.6.1 標(biāo)識符

6.6.2 數(shù)字

6.6.3 字符串

6.7 VHDL數(shù)據(jù)類型

6.7.1 預(yù)定義數(shù)據(jù)類型

6.7.2 自定義數(shù)據(jù)類型

6.7.3 用戶自定義的子類型

6.7.4 數(shù)據(jù)類型的轉(zhuǎn)換

6.8 VHDL操作符

6.8.1 邏輯操作符

6.8.2 關(guān)系操作符

6.8.3 算術(shù)運(yùn)算符

6.8.4 并置操作符

6.8.5 運(yùn)算符重載

6.9 數(shù)據(jù)對象

6.9.1 常量

6.9.2 變量

習(xí)題6

7.1 順序語句

7.1.1 賦值語句

7.1.2 IF語句

7.1.3 CASE語句

7.1.4 LOOP語句

7.1.5 NEXT語句

7.1.7 WAIT語句

7.1.8 子程序調(diào)用語句

7.2 并行語句

7.2.1 并行信號賦值語句

7.2.2 進(jìn)程語句

7.2.3 并行過程調(diào)用語句

7.2.4 元器件例化語句

7.2.5 生成語句

7.3 VHDL組合邏輯電路設(shè)計(jì)

7.4 VHDL時(shí)序邏輯電路設(shè)計(jì)

7.4.1 觸發(fā)器

7.4.2 寄存器

7.4.3 計(jì)數(shù)器

7.4.4 分頻器

習(xí)題7

8.1 Ⅵ{DL行為描述方式

8.2 ⅧDL結(jié)構(gòu)化描述方式

8.3 Ⅵ{DLRTL描述方式

8.4 有限狀態(tài)機(jī)(FSM)設(shè)計(jì)

8.4.1 Moore和Mealy狀態(tài)機(jī)的選擇

8.4.2 有限狀態(tài)機(jī)的描述方式

8.4.3 有限狀態(tài)機(jī)的同步和復(fù)位

8.4.4 改進(jìn)的.Moore型有限狀態(tài)機(jī)

8.4.5 小結(jié)

習(xí)題8

9.1 ST-BUS總線接口設(shè)計(jì)

9.1.1 ST-BUS總線時(shí)序關(guān)系

9.1.2 ST-BUS總線接口實(shí)例

9.2 數(shù)字復(fù)接分接接口技術(shù)及設(shè)計(jì)

9.2.1 數(shù)字復(fù)接分接接口技術(shù)原理

9.2.2 同步數(shù)字復(fù)接分接接口設(shè)計(jì)實(shí)例

9.3 I2C接口設(shè)計(jì)

9.3.1 I2C總線工作原理

9.3.2 I2C總線接U設(shè)計(jì)實(shí)例

9.4 Uart控制器設(shè)計(jì)

9.4.1 Uart控制器原理

9.4.2 Uart控制器部分模塊代碼

習(xí)題9

10.1 偽隨機(jī)序列的產(chǎn)生、檢測設(shè)計(jì)

10.1.1 m序列的產(chǎn)生

10.1.2 m序列的性質(zhì)

10.1.3 m序列發(fā)生器的VHDL設(shè)計(jì)

10.1.4 m序列檢測電路的VHDL設(shè)計(jì)

10.2 比特同步設(shè)計(jì)

10.2.1 鎖相功能的自同步法原理

10.2.2 鎖相比特同步的EDA實(shí)現(xiàn)方法

10.3 基帶差分編碼設(shè)計(jì)

10.3.1 PSK調(diào)制和差分編碼原理

10.3.2 PSK差分編碼設(shè)計(jì)

10.4 FIR濾波器設(shè)計(jì)

10.4.1 FIR濾波器簡介

10.4.2 使用MATLAB設(shè)計(jì)FIR濾波器

10.4.3 FIR濾波器的FPGA普通設(shè)計(jì)

10.4.4 FIR濾波器的并行FPGA優(yōu)化設(shè)計(jì)

習(xí)題10

附錄A EDA實(shí)驗(yàn)系統(tǒng)簡介

參考文獻(xiàn)

……

作者:徐志軍 王金明 尹廷輝 等 合著者:王成華

定價(jià):35.00元

出版社:電子工業(yè)出版社

頁碼:358 頁

出版日期:2009年

ISBN:9787121077555

開本:16

叢書名:普通高等教育"十一五"國家級規(guī)劃教材，電子信息與電氣學(xué)科規(guī)劃教材

第一篇 EDA技術(shù)基礎(chǔ)

第1章 概述

1.1 EDA技術(shù)的含義

1.2 EDA技術(shù)的主要內(nèi)容

1.3 EDA技術(shù)的特點(diǎn)及發(fā)展趨勢

第2章 可編程邏輯器件

2.1 概述

2.2 大規(guī)模可編程邏輯器件

2.3 Altera新型系列器件簡介

2.4 FPGA/CPLD器件的配置與編程

第3章 QuartusⅡ設(shè)計(jì)基礎(chǔ)

3.1 概述

3.2 QuartusⅡ的安裝與授權(quán)

3.3 QuartusⅡ設(shè)計(jì)流程

3.4 QuartusⅡ設(shè)計(jì)實(shí)例

第4章 硬件描述語言VHDL語法概要

4.1 概述

4.2 VHDL程序基本結(jié)構(gòu)

4.3 VHDL語言要素

4.4 VHDL的基本描述語句

4.5 子程序、程序包和配置

第5章 常用模塊電路的VHDL設(shè)計(jì)

5.1 常用組合邏輯電路的設(shè)計(jì)

5.2 時(shí)序邏輯電路的設(shè)計(jì)

5.3 狀態(tài)機(jī)的設(shè)計(jì)

5.4 存儲器的設(shè)計(jì)

第二篇 實(shí)戰(zhàn)訓(xùn)練

第6章 基礎(chǔ)訓(xùn)練

6.1 一位全加器原理圖輸入設(shè)計(jì)

6.2 譯碼顯示電路的設(shè)計(jì)

6.3 含異步清零和同步時(shí)鐘使能的4位加法計(jì)數(shù)器的設(shè)計(jì)

6.4 數(shù)控分頻器的設(shè)計(jì)

6.5 用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器的設(shè)計(jì)

6.6 簡易正弦信號發(fā)送器的設(shè)計(jì)

第7章 綜合訓(xùn)練

7.1 鍵盤輸入電路的設(shè)計(jì)

7.2 動態(tài)輸出4位十進(jìn)制頻率計(jì)的設(shè)計(jì)

7.3 數(shù)字鐘的設(shè)計(jì)

7.4 DDS信號源的設(shè)計(jì)

7.5 基于Dsp Builder使用IP Core的FIR濾波器的設(shè)計(jì)

7.6 基于NiosⅡ的SD卡音樂播放器的實(shí)現(xiàn)

·收起全部<<

《高等職業(yè)教育教學(xué)改革系列規(guī)劃教材·電子信息類:EDA技術(shù)與實(shí)踐教程(附光盤1張)》提供了參考授課計(jì)劃及自學(xué)建議;第1章概述了EDA技術(shù)的主要內(nèi)容;第2章簡要介紹了FPGA/CPLD的結(jié)構(gòu)與工作原理及其配置與編程方法;第3章介紹了Quartus Ⅱ設(shè)計(jì)流程及6個(gè)設(shè)計(jì)實(shí)例;第4章介紹了硬件描述語言VHDL語法概要;第5章用VHDL給出了常用單元電路的設(shè)計(jì);第6章由淺入深精選了6個(gè)基礎(chǔ)訓(xùn)練項(xiàng)目;第7章精選了6個(gè)綜合訓(xùn)練項(xiàng)目。本教材提供的所有VHDL代碼均在Altera推廣型開發(fā)工具Quartus Ⅱ 9.0+SP1上綜合通過，部分例題給出了仿真結(jié)果，另附Quartus Ⅱ開發(fā)工具及相關(guān)資料DVD光盤一張。

《高等職業(yè)教育教學(xué)改革系列規(guī)劃教材·電子信息類:EDA技術(shù)與實(shí)踐教程(附光盤1張)》可作為各高職院校電子類、通信類及計(jì)算機(jī)類等相關(guān)專業(yè)二年級及以上學(xué)生的教材，也可作為電子技術(shù)工程技術(shù)人員的參考用書。