VerilogHDL高級數(shù)字設(shè)計

第1章 數(shù)字設(shè)計方法概論

1.1 設(shè)計方法簡介

1.1.1 設(shè)計規(guī)格

1.1.2 設(shè)計劃分

1.1.3 設(shè)計輸入

1.1.4 仿真與功能驗證

1.1.5 設(shè)計整合與驗證

1.1.6 預綜合完成

1.1.7 門級綜合與工藝映射

1.1.8 后綜合設(shè)計確認

1.1.9 后綜合時序驗證

1.1.10 測試生成與故障模擬

1.1.11 布局與布線

1.1.12 物理和電氣設(shè)計規(guī)則檢查

1.1.13 提取寄生參量

1.1.14 設(shè)計完成

1.2 IC工藝選擇

1.3 后續(xù)內(nèi)容概覽

參考文獻

第2章 組合邏輯設(shè)計回顧

2.1 組合邏輯與布爾代數(shù)

2.1.1 ASIC庫單元

2.1.2 布爾代數(shù)

2.1.3 狄摩根定律

2.2 布爾代數(shù)化簡定理

2.3 組合邏輯的表示

2.3.1 積之和表示法

2.3.2 和之積表示法

2.4 布爾表達式的化簡

2.4.1 異或表達式的化簡

2.4.2 卡諾圖(積之和形式)

2.4.3 卡諾圖(和之積形式)

2.4.4 卡諾圖與任意項

2.4.5 擴展的卡諾圖

2.5 毛刺與冒險

2.5.1 靜態(tài)冒險的消除(積之和形式)

2.5.2 消除兩級電路靜態(tài)冒險的小結(jié)

2.5.3 多級電路中的靜態(tài)冒險

2.5.4 消除多級電路靜態(tài)冒險的小結(jié)

2.5.5 動態(tài)冒險

2.6 邏輯設(shè)計模塊

2.6.1 與非或非結(jié)構(gòu)

2.6.2 多路復用器

2.6.3 多路解復用器

2.6.4 編碼器

2.6.5 優(yōu)先編碼器

2.6.6 譯碼器

2.6.7 優(yōu)先譯碼器

參考文獻

習題

第3章 時序邏輯設(shè)計基礎(chǔ)

3.1 存儲元件

3.1.1 鎖存器

3.1.2 透明鎖存器

3.2 觸發(fā)器

3.2.1 D觸發(fā)器

3.2.2 主從觸發(fā)器

3.2.3 J-K觸發(fā)器

3.2.4 T觸發(fā)器

3.3 總線與三態(tài)器件

3.4 時序機設(shè)計

3.5 狀態(tài)轉(zhuǎn)移圖

3.6 設(shè)計舉例: BCD碼到余3碼的轉(zhuǎn)換器

3.7 數(shù)據(jù)傳輸?shù)拇芯€碼轉(zhuǎn)換器

3.7.1 設(shè)計舉例: 用Mealy型FSM實現(xiàn)串行線性碼轉(zhuǎn)換

3.7.2 設(shè)計舉例: 用Moore型FSM實現(xiàn)串行線碼轉(zhuǎn)換

3.8 狀態(tài)化簡與等價狀態(tài)

參考文獻

習題

第4章 Verilog邏輯設(shè)計介紹

4.1 組合邏輯的結(jié)構(gòu)化模型

4.1.1 Verilog原語和設(shè)計封裝

4.1.2 Verilog結(jié)構(gòu)化模型

4.1.3 模塊端口

4.1.4 語言規(guī)則

4.1.5 自頂向下的設(shè)計和模塊嵌套

4.1.6 設(shè)計層次和源代碼結(jié)構(gòu)

4.1.7 Verilog矢量

4.1.8 結(jié)構(gòu)化連接

4.2 邏輯系統(tǒng)設(shè)計驗證及測試方法

4.2.1 Verilog中的四值邏輯和信號解析

4.2.2 測試方法

4.2.3 測試平臺的信號發(fā)生器

4.2.4 事件驅(qū)動仿真

4.2.5 測試模板

4.2.6 定長數(shù)

4.3 傳播延時

4.3.1 慣性延時

4.3.2 傳輸延時

4.4 組合與時序邏輯的Verilog真值表模型

參考文獻

習題

第5章 用組合與時序邏輯的行為級模型進行邏輯設(shè)計

5.1 行為建模

5.2 行為級建模的數(shù)據(jù)類型的簡要介紹

5.3 基于布爾方程的組合邏輯行為級模型

5.4 傳播延時與連續(xù)賦值

5.5 Verilog中的鎖存器和電平敏感電路

5.6 觸發(fā)器和鎖存器的周期性行為模型

5.7 周期性行為和邊沿檢測

5.8 行為建模方式的比較

5.8.1 連續(xù)賦值模型

5.8.2 數(shù)據(jù)流/寄存器傳輸級模型

5.8.3 基于算法的模型

5.8.4 端口名稱: 風格問題

5.8.5 用行為級模型仿真

5.9 多路復用器、 編碼器和譯碼器的行為模型

5.10 線性反饋移位寄存器的數(shù)據(jù)流模型

5.11 用循環(huán)算法的數(shù)字機模型

5.11.1 IP(知識產(chǎn)權(quán))的復用和參數(shù)化模型

5.11.2 時鐘發(fā)生器

5.12 多循環(huán)操作狀態(tài)機

5.13 設(shè)計文件中的函數(shù)和任務(wù): 是精明還是愚蠢?

5.13.1 任務(wù)

5.13.2 函數(shù)

5.14 行為建模的算法狀態(tài)機圖

5.15 ASMD圖

5.16 計數(shù)器、 移位寄存器和寄存器組的行為級模型

5.16.1 計數(shù)器

5.16.2 移位寄存器

5.16.3 寄存器組和寄存器(存儲器)陣列

5.17 用于異步信號的去抖動開關(guān)、 亞穩(wěn)定性和同步裝置

5.18 設(shè)計實例: 鍵盤掃描器和編碼器

參考文獻

習題

第6章 組合邏輯與時序邏輯的綜合

6.1 綜合簡介

6.1.1 邏輯綜合

6.1.2 RTL綜合

6.1.3 高級綜合

6.2 組合邏輯的綜合

6.2.1 優(yōu)先級結(jié)構(gòu)的綜合

6.2.2 利用邏輯無關(guān)緊要條件

6.2.3 ASIC單元與資源共享

6.3 帶鎖存器的時序邏輯綜合

6.3.1 鎖存器的無意綜合

6.3.2 鎖存器的有意綜合

6.4 三態(tài)器件和總線接口的綜合

6.5 帶有觸發(fā)器的時序邏輯綜合

6.6 顯式狀態(tài)機的綜合

6.6.1 BCD碼/余3碼轉(zhuǎn)換器的綜合

6.6.2 設(shè)計舉例: Mealy型NRZ碼/Manchester線性碼轉(zhuǎn)換器的綜合

6.6.3 設(shè)計舉例: Moore型NRZ碼/Manchester線性碼轉(zhuǎn)換器的綜合

6.6.4 設(shè)計舉例: 序列檢測器的綜合

6.7 寄存器邏輯

6.8 狀態(tài)編碼

6.9 隱式狀態(tài)機、 寄存器和計數(shù)器的綜合

6.9.1 隱式狀態(tài)機

6.9.2 計數(shù)器綜合

6.9.3 寄存器綜合

6.10 復位

6.11 門控時鐘與時鐘使能的綜合

6.12 預測綜合結(jié)果

6.12.1 數(shù)據(jù)類型綜合

6.12.2 運算符分組

6.12.3 表達式替代

6.13 循環(huán)的綜合

6.13.1 不帶內(nèi)嵌定時控制的靜態(tài)循環(huán)

6.13.2 帶內(nèi)嵌定時控制的靜態(tài)循環(huán)

6.13.3 不帶內(nèi)嵌定時控制的非靜態(tài)循環(huán)

6.13.4 帶內(nèi)嵌定時控制的非靜態(tài)循環(huán)

6.13.5 用狀態(tài)機替代不可綜合的循環(huán)

6.14 要避免的設(shè)計陷阱

6.15 分割與合并: 設(shè)計劃分

參考文獻

習題

第7章 數(shù)據(jù)通路控制器的設(shè)計與綜合

7.1 時序狀態(tài)機的劃分

7.2 設(shè)計實例: 二進制計數(shù)器

7.3 RISC存儲程序機的設(shè)計與綜合

7.3.1 RISC SPM: 處理器

7.3.2 RISC SPM: ALU

7.3.3 RISC SPM: 控制器

7.3.4 RISC SPM: 指令集

7.3.5 RISC SPM: 控制器設(shè)計

7.3.6 RISC SPM: 程序執(zhí)行

7.4 設(shè)計實例: UART

7.4.1 UART的操作

7.4.2 UART發(fā)送器

7.4.3 UART接收器

參考文獻

習題

第8章 可編程邏輯及存儲器件

8.1 可編程邏輯器件

8.2 存儲器件

8.2.1 只讀存儲器

8.2.2 可編程ROM(PROM)

8.2.3 可擦除ROM

8.2.4 基于ROM的組合邏輯實現(xiàn)

8.2.5 用于ROM的Verilog系統(tǒng)任務(wù)

8.2.6 ROM的比較

8.2.7 基于ROM的狀態(tài)機

8.2.8 閃存

8.2.9 靜態(tài)隨機存儲器(SRAM)

8.2.10 鐵電非易失性存儲器

8.3 可編程邏輯陣列(PLA)

8.3.1 PLA最小化

8.3.2 PLA建模

8.4 可編程陣列邏輯(PAL)

8.5 PLD的可編程性

8.6 復雜可編程邏輯器件

8.7 現(xiàn)場可編程門陣列

8.7.1 FPGA在ASIC市場中的角色

8.7.2 FPGA技術(shù)

8.7.3 Xilinx公司Virtex系列FPGA

8.8 片上系統(tǒng)(SoC)的嵌入式可編程IP核

8.9 基于Verilog的FPGA設(shè)計流程

8.10 FPGA綜合

參考文獻

相關(guān)網(wǎng)站

習題及基于FPGA的設(shè)計訓練

第9章 數(shù)字處理器的算法和架構(gòu)

9.1 算法、 循環(huán)嵌套程序和數(shù)據(jù)流圖

9.2 設(shè)計實例: 半色調(diào)像素圖像轉(zhuǎn)換器

9.2.1 半色調(diào)像素圖像轉(zhuǎn)換器的原型設(shè)計

9.2.2 基于NLP的半色調(diào)像素圖像轉(zhuǎn)換器結(jié)構(gòu)

9.2.3 半色調(diào)像素圖像轉(zhuǎn)換器的最小并行處理器結(jié)構(gòu)

9.2.4 半色調(diào)像素圖像轉(zhuǎn)換器: 設(shè)計權(quán)衡

9.2.5 帶反饋數(shù)據(jù)流圖的結(jié)構(gòu)

9.3 數(shù)字濾波器和信號處理器

9.3.1 FIR濾波器

9.3.2 數(shù)字濾波器設(shè)計過程

9.3.3 IIR濾波器

9.4 構(gòu)建信號處理器的基本運算單元模型

9.4.1 積分器(累加器)

9.4.2 微分器

9.4.3 抽樣和插值濾波器

9.5 流水線結(jié)構(gòu)

9.5.1 設(shè)計實例: 流水線型加法器

9.5.2 設(shè)計實例: 流水線型FIR濾波器

9.6 環(huán)形緩沖器

9.7 異步FIFO--跨越時鐘域的同步問題

9.7.1 簡化異步FIFO

9.7.2 異步FIFO的時鐘同步

參考文獻

習題

第10章 算術(shù)處理器架構(gòu)

10.1 數(shù)的表示方法

10.1.1 負整數(shù)的原碼表示

10.1.2 負整數(shù)的反碼表示方法

10.1.3 正數(shù)和負數(shù)的補碼表示方法

10.1.4 小數(shù)的表示

10.2 加減法功能單元

10.2.1 行波進位加法器

10.2.2 超前進位加法器

10.2.3 上溢出和下溢出

10.3 乘法運算功能單元

10.3.1 組合(并行)二進制乘法器

10.3.2 時序二進制乘法器

10.3.3 時序乘法器設(shè)計: 層次化分解

10.3.4 基于STG的控制器設(shè)計

10.3.5 基于STG的高效二進制時序乘法器

10.3.6 基于ASMD的時序二進制乘法器

10.3.7 基于ASMD的高效二進制時序乘法器

10.3.8 基于ASMD數(shù)據(jù)通路和控制器設(shè)計的總結(jié)

10.3.9 精簡寄存器時序乘法器

10.3.10 隱式狀態(tài)機二進制乘法器

10.3.11 Booth算法時序乘法器

10.3.12 比特對編碼

10.4 有符號二進制數(shù)乘法

10.4.1 有符號數(shù)的乘積: 被乘數(shù)為負， 乘數(shù)為正

10.4.2 有符號數(shù)的乘積: 被乘數(shù)為正， 乘數(shù)為負

10.4.3 有符號數(shù)的乘積: 被乘數(shù)、 乘數(shù)均為負

10.5 小數(shù)乘法

10.5.1 有符號小數(shù): 被乘數(shù)、 乘數(shù)均為正

10.5.2 有符號小數(shù): 被乘數(shù)為負， 乘數(shù)為正

10.5.3 有符號小數(shù): 被乘數(shù)為正， 乘數(shù)為負

10.5.4 有符號小數(shù): 被乘數(shù)、 乘數(shù)均為負

10.6 除法功能單元

10.6.1 無符號二進制數(shù)的除法

10.6.2 無符號二進制數(shù)的高效除法

10.6.3 精簡寄存器時序除法器

10.6.4 有符號二進制數(shù)(補碼)的除法

10.6.5 帶符號的計算

參考文獻

習題

第11章 后綜合設(shè)計任務(wù)

11.1 后綜合設(shè)計驗證

11.2 后綜合時序驗證

11.2.1 靜態(tài)時序分析

11.2.2 時序規(guī)范

11.2.3 影響時序的因素

11.3 ASIC中時序違約的消除

11.4 虛假路徑

11.5 用于時序驗證的系統(tǒng)任務(wù)

11.5.1 時序檢查: 建立時間條件

11.5.2 時序檢查: 保持時間約束

11.5.3 時序檢查: 建立時間和保持時間約束

11.5.4 時鐘檢查: 脈沖寬度約束

11.5.5 時序檢查: 信號偏移約束

11.5.6 時序檢查: 時鐘周期

11.5.7 時序檢查: 恢復時間

11.6 故障模擬及制造測試

11.6.1 電路缺陷和故障

11.6.2 故障檢測與測試

11.6.3 D標記法

11.6.4 組合電路的自動測試模板生成

11.6.5 故障覆蓋和缺陷級別

11.6.6 時序電路的測試生成

11.7 故障模擬

11.7.1 故障解析

11.7.2 串行故障模擬

11.7.3 并行故障模擬

11.7.4 并發(fā)性故障模擬

11.7.5 概率性故障模擬

11.8 JTAG端口和可測性設(shè)計

11.8.1 邊界掃描和JTAG端口

11.8.2 JTGA操作模式

11.8.3 JTAG寄存器

11.8.4 JTAG指令

11.8.5 TAP結(jié)構(gòu)

11.8.6 TAP控制器狀態(tài)機

11.8.7 設(shè)計實例: JTAG測試

11.8.8 設(shè)計實例: 內(nèi)建自測試

參考文獻

習題

附錄A Verilog原語

附錄B Verilog關(guān)鍵詞

附錄C Verilog數(shù)據(jù)類型

附錄D Verilog運算符

附錄E Verilog語言形式化語法(I)

附錄F Verilog語言形式化語法(II)

附錄G Verilog語言的附加特性

附錄H 觸發(fā)器和鎖存器類型

附錄I Verilog 2001, 2005

附錄J 編程語言接口

附錄K 相關(guān)網(wǎng)站

中英文術(shù)語對照表

本書依據(jù)數(shù)字集成電路系統(tǒng)工程開發(fā)的要求與特點，利用Verilog HDL對數(shù)字系統(tǒng)進行建模、設(shè)計與驗證，對ASIC/FPGA系統(tǒng)芯片工程設(shè)計開發(fā)的關(guān)鍵技術(shù)與流程進行了深入講解，內(nèi)容包括:集成電路芯片系統(tǒng)的建模、電路結(jié)構(gòu)權(quán)衡、流水線技術(shù)、多核微處理器、功能驗證、時序分析、測試平臺、故障模擬、可測性設(shè)計、邏輯綜合、后綜合驗證等集成電路系統(tǒng)的前后端工程設(shè)計與實現(xiàn)中的關(guān)鍵技術(shù)及設(shè)計案例。

書中以大量設(shè)計實例敘述了集成電路系統(tǒng)工程開發(fā)須遵循的原則、基本方法、實用技術(shù)、設(shè)計經(jīng)驗與技巧。