電子設(shè)計自動化

現(xiàn)今數(shù)字電路非常模組化（參見集成電路設(shè)計、設(shè)計收斂、設(shè)計流程 (EDA)），產(chǎn)線最前端將設(shè)計流程標(biāo)準(zhǔn)化，把設(shè)計流程區(qū)分為許多“細(xì)胞”（cells），而暫不考慮技術(shù)，接著細(xì)胞則以特定的集成電路技術(shù)實現(xiàn)邏輯或其他電子功能。制造商通常會提供組件庫（libraries of components），以及符合標(biāo)準(zhǔn)模擬工具的模擬模型給生產(chǎn)流程。模擬 EDA 工具較不模組化，因為它需要更多的功能，零件間需要更多的互動，而零件一般說較不理想。

在電子產(chǎn)業(yè)中，由于半導(dǎo)體產(chǎn)業(yè)的規(guī)模日益擴(kuò)大，EDA 扮演越來越重要的角色。使用這項技術(shù)的廠商多是從事半導(dǎo)體器件制造的代工制造商，以及使用 EDA 模擬軟件以評估生產(chǎn)情況的設(shè)計服務(wù)公司。EDA 工具也應(yīng)用在現(xiàn)場可編程邏輯門陣列的程序設(shè)計上。

• 電子學(xué)主題

• 電路設(shè)計、電子電路設(shè)計、集成電路設(shè)計

• 電子設(shè)計自動化軟件比較

• 計算機(jī)輔助設(shè)計、計算機(jī)輔助工程

• 硬件描述語言

在電子設(shè)計自動化出現(xiàn)之前，設(shè)計人員必須手工完成集成電路的設(shè)計、布線等工作，這是因為當(dāng)時所謂集成電路的復(fù)雜程度遠(yuǎn)不及現(xiàn)在。工業(yè)界開始使用幾何學(xué)方法來制造用于電路光繪（photoplotter）的膠帶。到了1970年代中期，開發(fā)人應(yīng)嘗試將整個設(shè)計過程自動化，而不僅僅滿足于自動完成掩膜草圖。第一個電路布局、布線工具研發(fā)成功。設(shè)計自動化研討會（Design Automation Conference）在這一時期被創(chuàng)立，旨在促進(jìn)電子設(shè)計自動化的發(fā)展。

電子設(shè)計自動化發(fā)展的下一個重要階段以卡弗爾·米德（Carver Mead）和琳·康維于1980年發(fā)表的論文《超大規(guī)模集成電路系統(tǒng)導(dǎo)論》（Introduction to VLSI Systems）為標(biāo)志。這一篇具有重大意義的論文提出了通過編程語言來進(jìn)行芯片設(shè)計的新思想。如果這一想法得到實現(xiàn)，芯片設(shè)計的復(fù)雜程度可以得到顯著提升。這主要得益于用來進(jìn)行集成電路邏輯仿真、功能驗證的工具的性能得到相當(dāng)?shù)母纳?。隨著計算機(jī)仿真技術(shù)的發(fā)展，設(shè)計項目可以在構(gòu)建實際硬件電路之前進(jìn)行仿真，芯片布局、布線對人工設(shè)計的要求降低，而且軟件錯誤率不斷降低。直至今日，盡管所用的語言和工具仍然不斷在發(fā)展，但是通過編程語言來設(shè)計、驗證電路預(yù)期行為，利用工具軟件綜合得到低抽象級（或稱“后端”）物理設(shè)計的這種途徑，仍然是數(shù)字集成電路設(shè)計的基礎(chǔ)。

從1981年開始，電子設(shè)計自動化逐漸開始商業(yè)化。1984年的設(shè)計自動化會議（Design Automation Conference）上還舉辦了第一個以電子設(shè)計自動化為主題的銷售展覽。Gateway設(shè)計自動化在1986年推出了一種硬件描述語言Verilog，這種語言在現(xiàn)在是最流行的高級抽象設(shè)計語言。1987年，在美國國防部的資助下，另一種硬件描述語言VHDL被創(chuàng)造出來?，F(xiàn)代的電子設(shè)計自動化設(shè)計工具可以識別、讀取不同類型的硬件描述。根據(jù)這些語言規(guī)范產(chǎn)生的各種仿真系統(tǒng)迅速被推出，使得設(shè)計人員可對設(shè)計的芯片進(jìn)行直接仿真。后來，技術(shù)的發(fā)展更側(cè)重于邏輯綜合。

數(shù)字集成電路的設(shè)計都比較模塊化（參見集成電路設(shè)計、設(shè)計收斂（Design closure）和設(shè)計流（Design flow (EDA)））。半導(dǎo)體器件制造工藝需要標(biāo)準(zhǔn)化的設(shè)計描述，高抽象級的描述將被編譯為信息單元（cell）的形式。設(shè)計人員在進(jìn)行邏輯設(shè)計時尚無需考慮信息單元的具體硬件工藝。利用特定的集成電路制造工藝來實現(xiàn)硬件電路，信息單元就會實施預(yù)定義的邏輯或其他電子功能。半導(dǎo)體硬件廠商大多會為它們制造的元件提供“元件庫”，并提供相應(yīng)的標(biāo)準(zhǔn)化仿真模型。相比數(shù)字的電子設(shè)計自動化工具，模擬系統(tǒng)的電子設(shè)計自動化工具大多并非模塊化的，這是因為模擬電路的功能更加復(fù)雜，而且不同部分的相互影響較強，而且作用規(guī)律復(fù)雜，電子元件大多沒有那么理想。Verilog AMS就是一種用于模擬電子設(shè)計的硬件描述語言。此文，設(shè)計人員可以使用硬件驗證語言來完成項目的驗證工作最新的發(fā)展趨勢是將集描述語言、驗證語言集成為一體，典型的例子有SystemVerilog。

隨著集成電路規(guī)模的擴(kuò)大、半導(dǎo)體技術(shù)的發(fā)展，電子設(shè)計自動化的重要性急劇增加。這些工具的使用者包括半導(dǎo)體器件制造中心的硬件技術(shù)人員，他們的工作是操作半導(dǎo)體器件制造設(shè)備并管理整個工作車間。一些以設(shè)計為主要業(yè)務(wù)的公司，也會使用電子設(shè)計自動化軟件來評估制造部門是否能夠適應(yīng)新的設(shè)計任務(wù)。電子設(shè)計自動化工具還被用來將設(shè)計的功能導(dǎo)入到類似現(xiàn)場可編程邏輯門陣列的半定制可編程邏輯器件，或者生產(chǎn)全定制的專用集成電路。

《電子設(shè)計自動化項目教程》主要講解Protel 99 SE的操作，以七個項目為教學(xué)主線，較為系統(tǒng)地介紹了SCH原理圖、PCB板圖設(shè)計及仿真的方法與技巧?！峨娮釉O(shè)計自動化項目教程》打破了“軟件說明書”式的編寫風(fēng)格，采用項目導(dǎo)入編寫法，每個項目中內(nèi)容的重復(fù)，起到溫故知新的學(xué)習(xí)效果，難度卻是層層遞進(jìn)，體現(xiàn)循序漸進(jìn)的教學(xué)理念。每個項目獨立成章，圍繞完整的任務(wù)展開，使學(xué)生知其然又知其所以然。項目實訓(xùn)特邀企業(yè)技術(shù)總工程師參與設(shè)計，使Protel 99 SE軟件設(shè)計與工廠裝配工藝、質(zhì)檢要求有機(jī)融合，學(xué)習(xí)內(nèi)容更貼近工廠現(xiàn)場操作內(nèi)容。

《電子設(shè)計自動化項目教程》適合作為各類中職、技工學(xué)校電類專業(yè)的教材，也可供各類培訓(xùn)班、電子愛好者自學(xué)使用。

書 名: 電子設(shè)計自動化 項目教程

作　者：舒?zhèn)ゼt

出版社： 科學(xué)出版社

出版時間： 2010年5月1日

ISBN: 9787030273369

開本： 16開

定價: 29.00元

第一章 電子設(shè)計自動化（EDA）與硬件描述語言（HDL）

1.1 Top--down設(shè)計方法

1.2 Top--down設(shè)計步驟

1.3 Top--down設(shè)計方法的特點和優(yōu)勢

1.3.1 Top-down設(shè)計方法的特點

1.3.2 Top-down設(shè)計方法的優(yōu)勢

1.4 硬件描述語言(HDL)的特點

1.5 VHDL的特點

1.6 VHDL的應(yīng)用

1.6.1 FPGA/CPLD與ASIC兩種物理實現(xiàn)

1.6.2 知識產(chǎn)權(quán)核（IP核）

習(xí)題

第二章 VHDL程序的基本結(jié)構(gòu)

2.1 HDL程序組成部分

2.1.1 VHDL程序組成部分

2.1.2 基本設(shè)計單元的構(gòu)成

2.2 VHDL程序的基本構(gòu)成格式

2.2.1 基本構(gòu)成格式

2.2.2 實體的結(jié)構(gòu)

2.2.3 構(gòu)造體的結(jié)構(gòu)

習(xí)題

第三章 VHDL 構(gòu)造體的描述方式

3.1 VHDL構(gòu)造體描述方式

3.2 構(gòu)造體的三種描述方式

3.2.1 構(gòu)造體的行為描述方式

3.2.2 構(gòu)造體的RTL描述方式

3.2.3 構(gòu)造體的結(jié)構(gòu)描述方式

習(xí)題

第四章 VHDL中的語言要素

4.1 標(biāo)識符和操作符

4.1.1 標(biāo)識符

4.1.2 操作符

4.2 數(shù)據(jù)類型

4.2.1 純量類型

4.2.2 復(fù)合類型

4.2.3 存取類型

4.2.4 文件類型

4.3 數(shù)據(jù)對象

4.4 對象的聲明

4.4.1 常量聲明

4.4.2 變量聲明

4.4.3 信號聲明

4.4.4 文件聲明

習(xí) 題

第五章 VHDL的主要描述語句

5.1 概述

5.2 描述行為的語句

5.2.1 對象的賦值

5.2.2 并行信號賦值語句

5.2.3 進(jìn)程語句

5.2.4 順序賦值語句

5.2.5 順序控制語句

5.2.6 斷言語句

5.2.7 子程序

5.2.8 塊語句

5.3 描述結(jié)構(gòu)的語句

5.3.1 元件的說明

5.3.2 元件的引用

5.3.3 結(jié)構(gòu)描述中的信號

5.3.4 規(guī)則結(jié)構(gòu)

5.3.5 參數(shù)化設(shè)計

5.4 描述行為和描述結(jié)構(gòu)語句的混合描述

習(xí)題

第六章 VHDL的設(shè)計共享

6.1 程序包

6.2 庫

6.2.1 預(yù)定義庫

6.2.2 庫與庫單元的可見性

6.3 元件配置

6.3.1 用配置語句描述實體與構(gòu)造體之間的連接關(guān)系

6.3.2 用配置語句描述層與層之間的連接關(guān)系

習(xí)題

第七章 基本邏輯電路設(shè)計

7.1 組合邏輯電路設(shè)計

7.1.1 門電路

7.1.2 編、譯碼器與選擇器

7.1.3 交通信號燈問題電路

7.2 時序電路設(shè)計

7.2.1 時鐘信號和復(fù)位信號

7.2.2 鎖存器

7.2.3 寄存器

7.2.4 存儲器

習(xí)題

第八章 VHDL仿真

8.1 工具簡介

8.2 仿真

8.2.1 VHDL代碼的輸入

8.2.2 仿真

習(xí)題

第九章 VHDL的綜合

9.1 概述

9.2 VHDL的綜合設(shè)計過程

習(xí)題

主要參考文獻(xiàn)

附錄A 《VHDL與電子設(shè)計自動化》課程測試題

附錄B VHDL保留字

附錄C EDA工具軟件一覽表

附錄D 部分FPGA廠家名錄