數(shù)字電路EDA設(shè)計(jì)內(nèi)容簡介

《數(shù)字電路EDA設(shè)計(jì)(第2版)》以提高高校學(xué)生的數(shù)字電子系統(tǒng)工程設(shè)計(jì)能力為宗旨，對EDA技術(shù)基本知識、可編程邏輯器件的原理、硬件描述語言及其編程方法和數(shù)字電路EDA設(shè)計(jì)方法作了系統(tǒng)介紹?！稊?shù)字電路EDA設(shè)計(jì)(第2版)》的特點(diǎn)是語言精練，實(shí)例豐富，深入淺出，注重實(shí)用，適合廣大高職院校學(xué)生的特點(diǎn)和教學(xué)改革方向?！稊?shù)字電路EDA設(shè)計(jì)(第2版)》共分6章，第1章為緒論，介紹EDA技術(shù)的基本知識;第2章以國內(nèi)市場占有率最高的兩類芯片，即Altera公司和Xilinx公司的典型芯片為例，介紹了CPLD與FPGA的基本原理;第3章介紹數(shù)字電路EDA開發(fā)工具，包含目前業(yè)界常用的工具軟件ModelSim與QuartusⅡ的使用，以及二者聯(lián)合使用的方法;第4章介紹了VHDL基本語法，并以具體實(shí)例解析VHDL的編程思想。第5章介紹基本邏輯電路的EDA實(shí)現(xiàn)方法，從語言編程、軟件仿真、硬件驗(yàn)證三大步驟，對各類基本邏輯電路的EDA實(shí)現(xiàn)方法作了詳細(xì)的闡述;第6章是典型數(shù)字系統(tǒng)設(shè)計(jì)，通過豐富實(shí)用的典型案例介紹多種數(shù)字系統(tǒng)的設(shè)計(jì)方法。

《數(shù)字電路EDA設(shè)計(jì)(第2版)》可作為高等職業(yè)院校電子類、通信類、電氣類、計(jì)算機(jī)技術(shù)類等工科專業(yè)學(xué)生的數(shù)字邏輯電路、VHDL程序設(shè)計(jì)、EDA技術(shù)等相關(guān)課程的教材或相應(yīng)實(shí)驗(yàn)課程的指導(dǎo)書，也可供從事數(shù)字電子系統(tǒng)設(shè)計(jì)的專業(yè)技術(shù)人員參考。

《數(shù)字電路EDA設(shè)計(jì)(第2版)》配有電子教案，有需要者可登錄出版社網(wǎng)站下載。

第1章 緒論

1.1 概述

1.2 EDA技術(shù)的應(yīng)用領(lǐng)域

1.3 EDA的設(shè)計(jì)步驟

1.4 TPOP-DOWN設(shè)計(jì)方法

1.5 硬件描述語言

1.5.1 ABEL-HDL

1.5.2 Verilog-HDL

1.5.3 VHDL

1.5.4 Verilog-HDL和VHDL的比較

1.6 可編程邏輯器件開發(fā)工具

1.6.1 ispLEVER

1.6.2 ISE

1.6.3 Quartus Ⅱ

1.7 IP核概述

第2章 CPLD、FPGA芯片結(jié)構(gòu)

2.1 Altera公司CPLD芯片

2.1.1 概述

2.1.2 功能描述

2.1.3 邏輯陣列塊

2.1.4 用戶Flash存儲區(qū)

2.2 Xilinx公司Virtex-5系列FPGA

2.2.1 概述

2.2.2 可配置邏輯塊CLB

2.2.3 輸入輸出模塊IOB

2.2.4 Block RAM

習(xí)題

第3章 數(shù)字電路EDA開發(fā)工具

用數(shù)字信號完成對數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路稱為數(shù)字電路，或數(shù)字系統(tǒng)。由于它具有邏輯運(yùn)算和邏輯處理功能，所以又稱數(shù)字邏輯電路。現(xiàn)代的數(shù)字電路由半導(dǎo)體工藝制成的若干數(shù)字集成器件構(gòu)造而成。邏輯門是數(shù)字邏輯電路的基本單元。存儲器是用來存儲二值數(shù)據(jù)的數(shù)字電路。從整體上看，數(shù)字電路可以分為組合邏輯電路和時序邏輯電路兩大類。

3.1 ModelSim的設(shè)計(jì)過程

3.1.1 新建工程與源文件

3.1.2 ModelSim仿真

3.2 Quartus Ⅱ的設(shè)計(jì)過程

3.2.1 設(shè)計(jì)輸入

3.2.2 編譯

3.2.3 編譯前的約束設(shè)置

3.2.4 仿真前的參數(shù)設(shè)置

3.2.5 仿真

3.2.6 引腳分配

3.3 Quartus Ⅱ與ModelSim聯(lián)合仿真

3.3.1 存儲器初始化文件

3.3.2 MegaWizard Plus-In Manager定制ROM

3.3.3 Quartus Ⅱ與ModelSim聯(lián)合仿真

習(xí)題

第4章 VHDL語言

4.1 VHDL概述

4.1.1 VHDL的特點(diǎn)

4.1.2 VHDL語言的程序結(jié)構(gòu)

4.1.3 VHDL程序的一般結(jié)構(gòu)

4.2 實(shí)體定義相關(guān)語句

4.2.1 類屬參數(shù)說明語句

4.2.2 端口說明語句

4.3 結(jié)構(gòu)體及子結(jié)構(gòu)語句

4.3.1 結(jié)構(gòu)體的格式及構(gòu)造

4.3.2 子結(jié)構(gòu)之塊(BLOCK)語句結(jié)構(gòu)

4.3.3 子結(jié)構(gòu)之進(jìn)程(PROCESS)語句結(jié)構(gòu)

4.3.4 子結(jié)構(gòu)之子程序FUNCTION語句結(jié)構(gòu)

4.3.5 子結(jié)構(gòu)之子程序PROCEDURE語句結(jié)構(gòu)

4.4 程序包、庫及配置

4.4.1 程序包

4.4.2 庫

4.4.3 配置

4.5 VHDL的并行語句

4.5.1 簡單信號賦值語句

4.5.2 選擇信號賦值語句

4.5.3 條件信號賦值語句

4.5.4 元件例化語句

4.5.5 生成語句

4.6 VHDL中的順序語句

4.6.1 順序賦值語句

4.6.2 IF語句

4.6.3 CASE語句

4.6.4 WAIT語句

4.6.5 LOOP語句

4.7 VHDL語言的客體及其分類

4.7.1 常數(shù)

4.7.2 變量

4.7.3 信號

4.8 VHDL語言的標(biāo)準(zhǔn)數(shù)據(jù)類型

4.8.1 位

4.8.2 位矢量

4.8.3 布爾量

4.8.4 整數(shù)

4.8.5 實(shí)數(shù)

4.8.6 字符

4.8.7 字符串

4.8.8 時間

4.8.9 錯誤等級

4.9 VHDL用戶定義的數(shù)據(jù)類型

4.9.1 枚舉類型

4.9.2 整數(shù)類型

4.9.3 數(shù)組

4.9.4 用戶自定義子類型

4.10 VHDI語言的運(yùn)算操作符

4.10.1 邏輯運(yùn)算符

4.10.2 算術(shù)運(yùn)算符

4.10.3 關(guān)系運(yùn)算符

習(xí)題

第5章 基本數(shù)字電路的EDA實(shí)現(xiàn)

5.1 基本門電路的設(shè)計(jì)

5.2 觸發(fā)器的設(shè)計(jì)

觸發(fā)器(trigger)是個特殊的存儲過程，它的執(zhí)行不是由程序調(diào)用，也不是手工啟動，而是由事件來觸發(fā)，比如當(dāng)對一個表進(jìn)行操作( insert，delete， update)時就會激活它執(zhí)行。觸發(fā)器經(jīng)常用于加強(qiáng)數(shù)據(jù)的完整性約束和業(yè)務(wù)規(guī)則等。 觸發(fā)器可以從 DBA_TRIGGERS ，USER_TRIGGERS 數(shù)據(jù)字典中查到。

5.3 編碼器的設(shè)計(jì)

5.3.1 BCD編碼器

5.3.2 格雷碼編碼器

5.4 譯碼器的設(shè)計(jì)

5.4.1 二進(jìn)制譯碼器

5.4.2 數(shù)碼顯示譯碼器

5.5 計(jì)數(shù)器的設(shè)計(jì)

5.5.1 帶使能、清零、預(yù)置功能的計(jì)數(shù)器

5.5.2 可逆計(jì)數(shù)器

5.5.3 進(jìn)制計(jì)數(shù)器

5.6 移位寄存器的設(shè)計(jì)

5.6.1 串入串出移位寄存器

5.6.2 同步預(yù)置串行輸出移位寄存器

5.6.3 循環(huán)移位寄存器

5.6.4 雙向移位寄存器

5.7 有限狀態(tài)機(jī)的設(shè)計(jì)

5.7.1 莫爾型狀態(tài)機(jī)

5.7.2 米里型狀態(tài)機(jī)

5.7.3 Quartus Ⅱ觀察狀態(tài)轉(zhuǎn)換圖

習(xí)題

第6章 典型數(shù)字系統(tǒng)設(shè)計(jì)

6.1 分頻電路

6.1.1 偶數(shù)分頻

6.1.2 奇數(shù)分頻

6.1.3 X.5分頻

6.1.4 6.5分頻器的硬件驗(yàn)證

6.2 交通燈控制器

6.2.1 交通燈控制器的功能描述

6.2.2 交通燈控制器的實(shí)現(xiàn)

6.2.3 交通燈控制器的VHDL程序

6.2.4 交通燈控制器的硬件驗(yàn)證

6.3 數(shù)字頻率計(jì)

6.3.1 測頻原理

6.3.2 頻率計(jì)的組成結(jié)構(gòu)分析

6.3.3 頻率計(jì)的VHDL程序

6.3.4 頻率計(jì)的仿真結(jié)果

6.3.5 頻率計(jì)的硬件驗(yàn)證

6.4 實(shí)用數(shù)字鐘電路

6.4.1 分頻模塊

6.4.2 時鐘產(chǎn)生模塊

6.4.3 數(shù)碼管顯示驅(qū)動模塊

6.4.4 數(shù)字鐘的硬件驗(yàn)證

6.5 LCD接口控制電路

6.5.1 1602字符LCM的內(nèi)部存儲器

6.5.2 1602字符LCM的引腳

6.5.3 1602 LCM指令系統(tǒng)

6.5.4 1602 LCM控制過程

6.5.5 1602顯示的硬件驗(yàn)證

6.6 串口通信

6.6.1 異步串口數(shù)據(jù)傳送格式

6.6.2 用VHDL描述RS-232C串口

6.6.3 串口通信的VHDL程序仿真結(jié)果

6.6.4 串口通信的硬件驗(yàn)證

6.7 2FSK信號產(chǎn)生器

6.7.1 FSK基本原理

6.7.2 2FSK信號產(chǎn)生器

6.7.3 2FSK信號產(chǎn)生器的VHDL描述

6.7.4 2FSK的仿真結(jié)果

6.7.5 2FSK的硬件驗(yàn)證

習(xí)題

附錄一 實(shí)驗(yàn)電路板結(jié)構(gòu)圖

附錄二 實(shí)驗(yàn)板電氣原理圖

附錄三 實(shí)驗(yàn)板EPM240管腳定義表

參考文獻(xiàn)

本書是數(shù)字電路電子設(shè)計(jì)自動化(EDA)入門的工具書，其內(nèi)容主要包括:用VHDL設(shè)計(jì)的基本組合電路、時序電路、數(shù)字綜合電路、電路圖輸入法要領(lǐng)概述、實(shí)用VHDL語句等;附錄部分介紹了VHDL基本知識和基本術(shù)語，中小規(guī)模集成電路等 。

本書提供的所有程序代碼都經(jīng)過MAX+plus Ⅱ9.23軟件和PLD器件的編譯、仿真、下載和實(shí)際測量，可以作為進(jìn)一步開發(fā)的參考。大部分實(shí)例電路都是在設(shè)計(jì)數(shù)字電路時經(jīng)常使用的電路;本書為那些想快速步入EDA設(shè)計(jì)大門的讀者提供了一個仿制、借鑒、156 研究、創(chuàng)新的良好工作平臺。

1.1 EDA技術(shù)及其發(fā)展歷程

1.2 EDA技術(shù)的特征和優(yōu)勢

1.2.1 EDA技術(shù)的基本特征

1.2.2 EDA技術(shù)的優(yōu)勢

1.3 EDA設(shè)計(jì)的目標(biāo)和流程

1.3.1 EDA技術(shù)的實(shí)現(xiàn)目標(biāo)

1.3.2 EDA設(shè)計(jì)流程

1.3.3 數(shù)字集成電路的設(shè)計(jì)

1.3.4 模擬集成電路的設(shè)計(jì)

1.4 EDA技術(shù)與ASIC設(shè)計(jì)

1.4.1 ASIC的特點(diǎn)與分類

1.4.2 ASIC的設(shè)計(jì)方法

1.4.3 SoC設(shè)計(jì)

1.5硬件描述語言

1.5.1 VHDI

1.5.2 VerilogHDL

1.5.3 ABEL-HDL

1.5.4 Verilog HDL和VHDL的比較

1.6 EDA設(shè)計(jì)工具

1.6.1 EDA設(shè)計(jì)工具分類

1.6.2 EDA公司與工具介紹

1.7 EDA技術(shù)的發(fā)展趨勢

習(xí)題1

2.1 概述

2.1.1 可編程邏輯器件發(fā)展歷程

2.1.2 可編程邏輯器件分類

2.1.3 可編程邏輯器件的優(yōu)勢

2.1.4 可編程邏輯器件的發(fā)展趨勢

2.2 PLD器件的基本結(jié)構(gòu)

2.2.1 基本結(jié)構(gòu)

2.2.2 電路符號

2.2.4 PLA

2.2.5 PAL

2.2.6 GAL

2.3 CPLD/PPGA的結(jié)構(gòu)特點(diǎn)

2.3.1 Lauice公司的CPLD/FPGA

2.3.2 Xilinx公司的CPLD/FPGA

2.3.3 Altera和Acrel公司的CPLD/FPGA

2.3.4 CPLD和FPGA的異同

2.4 可編程邏輯器件的基本資源

2.4.1 功能單元

2.4.2 輸入一輸出焊盤

2.4.3 布線資源

2.4.4 片內(nèi)RAM

2.5 可編程邏輯器件的編程器件

2.5.1 熔絲型開關(guān)

2.5.2 反熔絲型開關(guān)

2.5.3 浮柵編程器件

2.5.4 基于SRAM的編程器件

2.6 可編程邏輯器件的設(shè)計(jì)與開發(fā)

2.6.1 CPLD/FPGA設(shè)計(jì)流程

2.6.2 CPLD/FPGA開發(fā)工具

2.6.3 CPLD/FPGA的應(yīng)用選擇

2.7 可編程邏輯器件的測試技術(shù)

2.7.1 邊界掃描測試原理

2.7.2 IEEE 1149.1標(biāo)準(zhǔn)

2.7.3 邊界掃描策略及相關(guān)工具

習(xí)題2

3.1 Stratix高端FPGA系列

3.1.1 Stratix器件

3.1.2 StratixⅡ器件

3.2 Cyclone低成本FPGA系列

3.2.1 Cyclone器件

3.2.2 CycloneⅡ器件

3.3 ACEX 1K器件

3.4 典型CPLD器件

3.4.1 MAXⅡ器件

3.4.2 MAX 7000器件

3.5 FPGA/CPLD的配置

3.5.1 CPLD器件的配置

3.5.2 FPGA器件的配置

習(xí)題3

4.1 QuartusⅡⅡ原理圖設(shè)計(jì)

4.1.1 半加器原理圖輸入

4.1.2 半加器編譯

4.1.3 半加器仿真

4.1.4 全加器設(shè)計(jì)與仿真

4.2 Quartus Ⅱ的優(yōu)化設(shè)置

4.2.1 Setting設(shè)置

4.2.2 分析與綜合設(shè)置

4.2.3 優(yōu)化布局布線

4.2.4 使用設(shè)計(jì)助手檢查設(shè)計(jì)可靠性

4.3 Quartus Ⅱ的時序分析

4.3.1 時序設(shè)置與分析

4.3.2 時序逼近

4.4宏功能模塊設(shè)計(jì)

4.4.1 Megafumctions庫

4.4.2 Maxplus2庫

4.4.3 Primitives庫

習(xí)題4

5.1 Quartus Ⅱ的V10DL輸入設(shè)計(jì)

5.1.1 創(chuàng)建工程文件

5.!.2 編譯

5.1.3 仿真

5.2 Synplify Pro的VHDL輸入設(shè)計(jì)

5.2.1 用Synplify Pro綜合的過程

5.2.2 Synplify Pro與Quarttls Ⅱ的接口

5.3 Synplify的VHDL輸入設(shè)計(jì)

習(xí)題5

6.1 實(shí)體

6.1.1 類屬參數(shù)說明

6.1.2 端口說明

6.1.3 實(shí)體描述舉例

6.2 結(jié)構(gòu)體

6.2.1 結(jié)構(gòu)體的命名

6.2.2 結(jié)構(gòu)體信號定義語句

6.2.3 結(jié)構(gòu)體功能描述語句

6.2.4 結(jié)構(gòu)體描述方法

6.3 VHDL庫

6.3.1 庫的種類

6.3.2庫的用法

6.4 VHDL程序包

6.4.1 程序包組成和格式

6.4.2 VHDL標(biāo)準(zhǔn)程序包

6.5 配置

6.5.1 默認(rèn)配置

6.5.2 結(jié)構(gòu)體的配置

6.6 VHDL文字規(guī)則

6.6.1 標(biāo)識符

6.6.2 數(shù)字

6.6.3 字符串

6.7 VHDL數(shù)據(jù)類型

6.7.1 預(yù)定義數(shù)據(jù)類型

6.7.2 自定義數(shù)據(jù)類型

6.7.3 用戶自定義的子類型

6.7.4 數(shù)據(jù)類型的轉(zhuǎn)換

6.8 VHDL操作符

6.8.1 邏輯操作符

6.8.2 關(guān)系操作符

6.8.3 算術(shù)運(yùn)算符

6.8.4 并置操作符

6.8.5 運(yùn)算符重載

6.9 數(shù)據(jù)對象

6.9.1 常量

6.9.2 變量

習(xí)題6

7.1 順序語句

7.1.1 賦值語句

7.1.2 IF語句

7.1.3 CASE語句

7.1.4 LOOP語句

7.1.5 NEXT語句

7.1.7 WAIT語句

7.1.8 子程序調(diào)用語句

7.2 并行語句

7.2.1 并行信號賦值語句

7.2.2 進(jìn)程語句

7.2.3 并行過程調(diào)用語句

7.2.4 元器件例化語句

7.2.5 生成語句

7.3 VHDL組合邏輯電路設(shè)計(jì)

7.4 VHDL時序邏輯電路設(shè)計(jì)

7.4.1 觸發(fā)器

7.4.2 寄存器

7.4.3 計(jì)數(shù)器

7.4.4 分頻器

習(xí)題7

8.1 Ⅵ{DL行為描述方式

8.2 ⅧDL結(jié)構(gòu)化描述方式

8.3 Ⅵ{DLRTL描述方式

8.4 有限狀態(tài)機(jī)(FSM)設(shè)計(jì)

8.4.1 Moore和Mealy狀態(tài)機(jī)的選擇

8.4.2 有限狀態(tài)機(jī)的描述方式

8.4.3 有限狀態(tài)機(jī)的同步和復(fù)位

8.4.4 改進(jìn)的.Moore型有限狀態(tài)機(jī)

8.4.5 小結(jié)

習(xí)題8

9.1 ST-BUS總線接口設(shè)計(jì)

9.1.1 ST-BUS總線時序關(guān)系

9.1.2 ST-BUS總線接口實(shí)例

9.2 數(shù)字復(fù)接分接接口技術(shù)及設(shè)計(jì)

9.2.1 數(shù)字復(fù)接分接接口技術(shù)原理

9.2.2 同步數(shù)字復(fù)接分接接口設(shè)計(jì)實(shí)例

9.3 I2C接口設(shè)計(jì)

9.3.1 I2C總線工作原理

9.3.2 I2C總線接U設(shè)計(jì)實(shí)例

9.4 Uart控制器設(shè)計(jì)

9.4.1 Uart控制器原理

9.4.2 Uart控制器部分模塊代碼

習(xí)題9

10.1 偽隨機(jī)序列的產(chǎn)生、檢測設(shè)計(jì)

10.1.1 m序列的產(chǎn)生

10.1.2 m序列的性質(zhì)

10.1.3 m序列發(fā)生器的VHDL設(shè)計(jì)

10.1.4 m序列檢測電路的VHDL設(shè)計(jì)

10.2 比特同步設(shè)計(jì)

10.2.1 鎖相功能的自同步法原理

10.2.2 鎖相比特同步的EDA實(shí)現(xiàn)方法

10.3 基帶差分編碼設(shè)計(jì)

10.3.1 PSK調(diào)制和差分編碼原理

10.3.2 PSK差分編碼設(shè)計(jì)

10.4 FIR濾波器設(shè)計(jì)

10.4.1 FIR濾波器簡介

10.4.2 使用MATLAB設(shè)計(jì)FIR濾波器

10.4.3 FIR濾波器的FPGA普通設(shè)計(jì)

10.4.4 FIR濾波器的并行FPGA優(yōu)化設(shè)計(jì)

習(xí)題10

附錄A EDA實(shí)驗(yàn)系統(tǒng)簡介

參考文獻(xiàn)

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版 次:1

定 價(jià):￥17.0元