數(shù)字系統(tǒng)的VerilongHDL設(shè)計(jì)

前言

第1章 數(shù)制與編碼

1.1 概述

1.1.1 模擬電子技術(shù)和數(shù)字電子技術(shù)

1.1.2 脈沖信號(hào)和數(shù)字信號(hào)

1.1.3 數(shù)字電路的特點(diǎn)

1.2 數(shù)制

1.2.1 概述

1.2.2 數(shù)制之間的轉(zhuǎn)換

1.3 編碼

1.3.1 二一十進(jìn)制編碼

1.3.2 字符編碼

1.4 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法

1.4.1 設(shè)計(jì)準(zhǔn)備

1.4.2 設(shè)計(jì)輸入

1.4.3 設(shè)計(jì)處理

1.4.4 設(shè)計(jì)校驗(yàn)

1.4.5 器件編程

1.4.6 器件測(cè)試和設(shè)計(jì)驗(yàn)證

本章小結(jié)

思考題和習(xí)題

第2章 邏輯代數(shù)和Verilog HDL基礎(chǔ)

2.1 邏輯代數(shù)基本概念

2.1.1 邏輯常量和邏輯變量

2.1.2 基本邏輯和復(fù)合邏輯

2.1.3 邏輯函數(shù)的表示方法

2.1.4 邏輯函數(shù)的相等

2.2 邏輯代數(shù)的運(yùn)算法則

2.2.1 邏輯代數(shù)的基本公式

2.2.2 邏輯代數(shù)的基本定理

2.2.3 邏輯代數(shù)的常用公式

2.2.4 異或運(yùn)算公式

2.3 邏輯函數(shù)的表達(dá)式

2.3.1 邏輯函數(shù)常用表達(dá)式

2.3.2 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式

2.3.3 約束及其表示方法

2.4 邏輯函數(shù)的公式簡(jiǎn)化法

2.4.1 邏輯函數(shù)簡(jiǎn)化的意義

2.4.2 邏輯函數(shù)的公式簡(jiǎn)化法

2.5 Verilog HDL基礎(chǔ)

2.5.1 Verilog HDL設(shè)計(jì)模塊的結(jié)構(gòu)

2.5.2 Verilog HDL的詞法

2.5.3 Verilog HDL的語(yǔ)句

2.5.4 不同抽象級(jí)別的Verilog HDL模型

2.5.5 關(guān)于Verilog 2001

本章小結(jié)

思考題和習(xí)題

第3章 門(mén)電路

3.1 概述

3.2 TTL集成門(mén)

3.2.1 TTL集成與非門(mén)

3.2.2 TTL與非門(mén)的外部特性

3.2.3 TTL與非門(mén)的主要參數(shù)

3.2.4 TTL與非門(mén)的改進(jìn)電路

3.2.5 TTL集成電路多余輸入端的處理

3.2.6 TTL其他類(lèi)型的集成電路

3.2.7 TTL電路的系列產(chǎn)品

3.3 其他類(lèi)型的雙極型集成電路

3.3.1 ECL電路

3.3.2 I2L電路

3.4 MOS集成門(mén)

3.4.1 MOS管

3.4.2 MOS管開(kāi)關(guān)的電路結(jié)構(gòu)和工作原理

3.4.3 MOS非門(mén)

3.4.4 MOS門(mén)

3.4.5 CMOS門(mén)的外部特性

3.5 基于Verilog HDL的門(mén)電路設(shè)計(jì)

3.5.1 用assign語(yǔ)句建模方法實(shí)現(xiàn)門(mén)電路的描述

3.5.2 用門(mén)級(jí)元件例化建模方式來(lái)描述門(mén)電路

本章小結(jié)

思考題和習(xí)題

第4章 組合邏輯電路

4.1 概述

4.1.1 組合邏輯電路的結(jié)構(gòu)和特點(diǎn)

4.1.2 組合邏輯電路的分析方法

4.1.3 組合邏輯電路的設(shè)計(jì)方法

4.2 若干常用的組合邏輯電路

4.2.1 算術(shù)運(yùn)算電路

4.2.2 編碼器

4.2.3 譯碼器

4.2.4 數(shù)據(jù)選擇器

4.2.5 數(shù)值比較器

4.2.6 奇偶校驗(yàn)器

4.3 基于Verilog HDL的組合邏輯電路設(shè)計(jì)

4.3.1 加法器的設(shè)計(jì)

4.3.2 編碼器

4.3.3 譯碼器的設(shè)計(jì)

4.3.4 數(shù)據(jù)選擇器的設(shè)計(jì)

4.3.5 數(shù)值比較器的設(shè)計(jì)

4.3.6 奇偶校驗(yàn)器的設(shè)計(jì)

4.4 組合邏輯電路的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象

本章小結(jié)

思考題和習(xí)題

第5章 觸發(fā)器

5.1 概述

5.2 基本RS觸發(fā)器

5.2.1 由與非門(mén)構(gòu)成的基本RS觸發(fā)器

5.2.2 由或非門(mén)構(gòu)成的基本RS觸發(fā)器

5.3 鐘控觸發(fā)器

5.3.1 鐘控RS觸發(fā)器

5.3.2 鐘控D型觸發(fā)器

5.3.3 鐘控JK觸發(fā)器

5.3.4 鐘控T型觸發(fā)器

5.3.5 鐘控T'觸發(fā)器

5.4 集成觸發(fā)器

5.4.1 邊沿JK觸發(fā)器

5.4.2 維持-阻塞結(jié)構(gòu)集成觸發(fā)器

5.5 觸發(fā)器之間的轉(zhuǎn)換

5.5.1 用JK觸發(fā)器實(shí)現(xiàn)其他類(lèi)型觸發(fā)器

5.5.2 用D觸發(fā)器實(shí)現(xiàn)其他類(lèi)型觸發(fā)器的轉(zhuǎn)換

5.6 基于Verilog HDL的觸發(fā)器設(shè)計(jì)

5.6.1 基本RS觸發(fā)器的設(shè)計(jì)

5.6.2 D鎖存器的設(shè)計(jì)

5.6.3 D觸發(fā)器的設(shè)計(jì)

5.6.4 JK觸發(fā)器的設(shè)計(jì)

本章小結(jié)

思考題和習(xí)題

第6章 時(shí)序邏輯電路

6.1 概述

6.1.1 時(shí)序邏輯電路功能的描述方法

6.1.2 時(shí)序邏輯電路的分析方法

6.1.3 同步時(shí)序邏輯電路和異步時(shí)序邏輯電路

6.2 寄存器和移位寄存器

6.2.1 數(shù)碼寄存器

6.2.2 移位寄存器

6.2.3 集成移位寄存器

6.3 計(jì)數(shù)器

6.3.1 同步計(jì)數(shù)器的分析

6.3.2 異步計(jì)數(shù)器

6.3.3 集成計(jì)數(shù)器

6.4 同步時(shí)序邏輯電路的設(shè)計(jì)

6.4.1 數(shù)碼寄存器的設(shè)計(jì)

6.4.2 移位寄存器的設(shè)計(jì)

6.4.3 同步計(jì)數(shù)器的設(shè)計(jì)

6.4.4 順序脈沖發(fā)生器的設(shè)計(jì)

6.4.5 序列信號(hào)發(fā)生器的設(shè)計(jì)

6.4.6 序列信號(hào)檢測(cè)器的設(shè)計(jì)

6.4.7 一般同步時(shí)序邏輯電路的設(shè)計(jì)

6.5 異步時(shí)序邏輯電路的設(shè)計(jì)

本章小結(jié)

思考題和習(xí)題

第7章 半導(dǎo)體存儲(chǔ)器

7.1 概述

7.1.1 半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)

7.1.2 半導(dǎo)體存儲(chǔ)器的分類(lèi)

7.2 隨機(jī)存儲(chǔ)器

7.2.1 靜態(tài)隨機(jī)存儲(chǔ)器

7.2.2 動(dòng)態(tài)隨機(jī)存儲(chǔ)器

7.2.3 隨機(jī)存儲(chǔ)器的典型芯片

7.3 只讀存儲(chǔ)器

7.3.1 固定ROM

7.3.2 可編程只讀存儲(chǔ)器

7.3.3 可擦除可編程只讀存儲(chǔ)器

7.3.4 快閃存儲(chǔ)器

7.4 半導(dǎo)體存儲(chǔ)器的應(yīng)用

7.5 基于Verilog HDL的存儲(chǔ)器設(shè)計(jì)

7.5.1 RAM設(shè)計(jì)

7.5.2 ROM的設(shè)計(jì)

本章小結(jié)

思考題和習(xí)題

第8章 數(shù)模和模數(shù)轉(zhuǎn)換

8.1 概述

8.2 數(shù)模(D/A)轉(zhuǎn)換

8.2.1 D/A轉(zhuǎn)換器的結(jié)構(gòu)

8.2.2 D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)

8.2.3 集成D/A轉(zhuǎn)換器

8.3 模數(shù)(A/D)轉(zhuǎn)換

8.3.1 A/D轉(zhuǎn)換器的基本原理

8.3.2 A/D轉(zhuǎn)換器的類(lèi)型

8.3.3 A/D轉(zhuǎn)換器的主要技術(shù)指標(biāo)

8.3.4 集成ADC芯片

本章小結(jié)

思考題和習(xí)題

第9章 數(shù)字系統(tǒng)設(shè)計(jì)

9.1 數(shù)字系統(tǒng)的設(shè)計(jì)方法

9.1.1 4位二進(jìn)制計(jì)數(shù)器的設(shè)計(jì)

9.1.2 設(shè)計(jì)七段顯示譯碼器dec7s

9.1.3 計(jì)數(shù)譯碼顯示系統(tǒng)電路的設(shè)計(jì)

9.2 系統(tǒng)設(shè)計(jì)實(shí)例

9.2.1 8位頻率計(jì)的設(shè)計(jì)

9.2.2 交通燈控制電路的設(shè)計(jì)

9.2.3 數(shù)字電壓表的設(shè)計(jì)

9.2.4 信號(hào)發(fā)生器的設(shè)計(jì)

本章小結(jié)

思考題和習(xí)題

第10章 可編程邏輯器件

10.1 PLD的基本原理

10.1.1 PLD的分類(lèi)

10.1.2 陣列型PLD

10.1.3 現(xiàn)場(chǎng)可編程門(mén)陣列FPGA

10.1.4 基于查找表的結(jié)構(gòu)

10.2 PLD的設(shè)計(jì)技術(shù)

10.2.1 PLD的設(shè)計(jì)方法

10.2.2 PLD的設(shè)計(jì)流程

10.2.3 在系統(tǒng)可編程技術(shù)

10.2.4 邊界掃描技術(shù)

10.3 PLD的編程與配置

10.3.1 CPLD的ISP方式編程

10.3.2 使用PC的并口配置FPGA

本章小結(jié)

思考題和習(xí)題

第11章 Verilog HDL仿真

11.1 Verilog HDL仿真支持語(yǔ)句

11.1.1 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)

11.1.2 編譯指令

11.2 Verilog HDL的仿真方法

11.2.1 ModelSim的命令式仿真

11.2.2 ModelSim的波形仿真

11.2.3 ModelSim交互命令方式仿真

11.2.4 ModelSim批處理工作方式

11.3 Verilog HDL測(cè)試平臺(tái)軟件的設(shè)計(jì)

11.3.1 組合邏輯電路測(cè)試平臺(tái)軟件的設(shè)計(jì)

11.3.2 時(shí)序邏輯電路測(cè)試平臺(tái)軟件的設(shè)計(jì)

11.3.3 數(shù)字系統(tǒng)電路測(cè)試平臺(tái)軟件的設(shè)計(jì)

本章小結(jié)

思考題和習(xí)題

第12章 Verilog HDL綜合與優(yōu)化

12.1 綜合的概念

12.2 Verilog HDL設(shè)計(jì)的硬件實(shí)現(xiàn)

12.2.1 編輯設(shè)計(jì)文件

12.2.2 編譯設(shè)計(jì)文件

12.2.3 仿真設(shè)計(jì)文件

12.2.4 編程下載設(shè)計(jì)文件

12.3 設(shè)計(jì)優(yōu)化

12.3.1 面積與速度的優(yōu)化

12.3.2 時(shí)序約束與選項(xiàng)設(shè)置

12.3.3 Fitter設(shè)置

12.4 Quartus Ⅱ的RTL閱讀器

本章小結(jié)

思考題和習(xí)題

附錄

附錄A 國(guó)產(chǎn)半導(dǎo)體集成電路型號(hào)命名法(GB3430-82)

附錄B Altera DE2開(kāi)發(fā)板使用方法

參考文獻(xiàn)

書(shū)名:數(shù)字系統(tǒng)設(shè)計(jì)

圖書(shū)編號(hào):964583

出版社:科學(xué)出版社發(fā)行部

定價(jià):35.0

ISBN:703013443

作者:豬飼國(guó)夫

出版日期:2005-06-01

版次:1

開(kāi)本:大16開(kāi)