現(xiàn)代數(shù)字電路設(shè)計(jì)

緒論

第1章 數(shù)字邏輯基礎(chǔ)

1.1 數(shù)制

1.1.1 十進(jìn)制

1.1.2 二進(jìn)制

1.1.3 二進(jìn)制數(shù)與十進(jìn)制數(shù)之間的轉(zhuǎn)換

1.1.4 八進(jìn)制和十六進(jìn)制

1.2 編碼

1.2.1 二一十進(jìn)制編碼

1.2.2 可靠性編碼

1.3 邏輯代數(shù)

1.3.1 基本邏輯運(yùn)算

1.3.2 邏輯代數(shù)的公式和規(guī)則

1.3.3 邏輯函數(shù)和邏輯問題的描述

1.3.4 邏輯函數(shù)的代數(shù)化簡(jiǎn)法

1.3.5 邏輯函數(shù)的卡諾圖化簡(jiǎn)法

本章小結(jié)

習(xí)題

第2章 集成邏輯門

2.1 TTL邏輯門

2.1.1 晶體管的開關(guān)特性及簡(jiǎn)單的非、與非、或非結(jié)構(gòu)

2.1.2 典型的TTL與非門

2.1.3 TTL與非門的技術(shù)參數(shù)

2.1.4 TTL其他門

2.2 CMOS邏輯門

2.2.1 CMOS反相器

2.2.2 CMOS邏輯門

2.2.3 CMOS邏輯門的性能指標(biāo)

2.3 集成邏輯門的使用知識(shí)

2.3 CMOS門的正確使用

2.3.2 使用集成邏輯門的幾個(gè)問題

本章小結(jié)

習(xí)題

第3章 組合電路設(shè)計(jì)原理

3.1 組合電路分析

3.2 組合電路設(shè)計(jì)

3.3 組合電路的冒險(xiǎn)現(xiàn)象

3.4 硬件描述語言(VHDL)簡(jiǎn)介

3.4.1 VHDL程序結(jié)構(gòu)

3.4.2 實(shí)體說明

3.4.3 結(jié)構(gòu)體

3.4.4 子程序

3.4.5 庫、程序包

本章小結(jié)

習(xí)題

第4章 組合電路設(shè)計(jì)練習(xí)

4.1 邏輯電路設(shè)計(jì)的幾個(gè)問題

4.1.1 設(shè)計(jì)文件規(guī)范

4.1.2 信號(hào)有效電子和表示方法

4.1.3 電路時(shí)延

4.2 常用組合電路功能模塊

4.2.1 譯碼器

4.2.2 編碼器

4.2.3 數(shù)據(jù)選擇器

4.2.4 奇偶產(chǎn)生器/校驗(yàn)器

4.2.5 數(shù)值比較器

4.2.6 加法器和ALU

4.3 組合PLD

4.3.1 SPLD的基本結(jié)構(gòu)和表示方法

4.3.2 傳統(tǒng)組合SPLD

4.3.3 用組合SPLD進(jìn)行電路設(shè)計(jì)

本章小結(jié)

習(xí)題

第5章 組合電路設(shè)計(jì)實(shí)例

5.1 用MSI器件進(jìn)行組合電路設(shè)計(jì)

5.2 用VHDL進(jìn)行組合電路設(shè)計(jì)

本章小結(jié)

習(xí)題

第6章 時(shí)序電路設(shè)計(jì)原理

6.1 觸發(fā)器

6.1.1 基本RS觸發(fā)器

6.1.2 時(shí)鐘觸發(fā)器

6.1.3 主從觸發(fā)器

6.1.4 邊沿觸發(fā)器

6.1.5 集成觸發(fā)器使用中的幾個(gè)問題

6.2 VHDL時(shí)序電路設(shè)計(jì)特性

6.2.1 時(shí)鐘信號(hào)的VHDL描述方法

6.2.2 復(fù)位信號(hào)的VHDL描述方法

6.2.3 觸發(fā)器的VHDL設(shè)計(jì)

6.3 時(shí)序電路分析

6.3.1 時(shí)序電路概述

6.3.2 同步時(shí)序電路分析

6.3.3 異步時(shí)序電路分析

6.4 同步時(shí)序電路設(shè)計(jì)

6.4.1 同步時(shí)序電路設(shè)計(jì)方法

6.4.2 同步時(shí)序電路設(shè)計(jì)舉例

本章小結(jié)

習(xí)題

第7章 時(shí)序電路設(shè)計(jì)練習(xí)

7.1 常用時(shí)序電路功能模塊

7.1.1 計(jì)數(shù)器

7.1.2 寄存器和移位寄存器

7.2 序列信號(hào)發(fā)生器

7.2.1 移存型序列信號(hào)發(fā)生器

7.2.2 計(jì)數(shù)型序列信號(hào)發(fā)生器

7.3 時(shí)序PLD

7.3.1 傳統(tǒng)時(shí)序SPLD

7.3.2 用時(shí)序SPLD進(jìn)行電路設(shè)計(jì)

本章小結(jié)

習(xí)題

第8章 時(shí)序電路設(shè)計(jì)實(shí)例

8.1 用MSI器件進(jìn)行時(shí)序電路設(shè)計(jì)

8.2 用vHDL進(jìn)行時(shí)序電路設(shè)計(jì)

本章小結(jié)

習(xí)題

第9章 存儲(chǔ)器、CPLD和FPGA

9.1 只讀存儲(chǔ)器(ROM)

9.1.1 存儲(chǔ)器的主要指標(biāo)

9.1.2 固定ROM

9.1.3 可編程ROM(PROM)

9.1.4 可擦除可編程ROM(EPROM)

9.1.5 電可擦除可編程ROM(E2PROM)

9.1.6 快閃只讀存儲(chǔ)器(U盤)

9.1.7 ROM的應(yīng)用

9.2 隨機(jī)存取存儲(chǔ)器(RAM)

9.2.1 RAM的結(jié)構(gòu)

9.2.2 RAM的存儲(chǔ)單元

9.2.3 RAM的應(yīng)用

9.3 雙端口隨機(jī)存儲(chǔ)器(DPRAM)

9.4 復(fù)雜可編程邏輯器件(CPLD)

9.4.1 CPLD產(chǎn)品概述

9.4.2 IspLSI1032器件

9.4.3 XC9500CPLD

9.4.4 IsoLSI1032應(yīng)用舉例

9.5 現(xiàn)場(chǎng)可編程門陣列(FPGA)

9.5.1 FLEXl0K系列器件電路結(jié)構(gòu)

9.5.2 FLEXl0K系列器件內(nèi)部各部分作用

9.5.3 數(shù)據(jù)配置與下載

本章小結(jié)

習(xí)題

第10章 數(shù)模與模數(shù)轉(zhuǎn)換器及脈沖單元電路

10.1 數(shù)模與模數(shù)轉(zhuǎn)換器概迷

10.2 數(shù)模轉(zhuǎn)換器(DAC)

10.2.1 權(quán)電阻網(wǎng)絡(luò)DAC

10.2.2 倒T形電阻網(wǎng)絡(luò)DAC

10.2.3 DAC的主要技術(shù)指標(biāo)

10.2.4 集成DAC及其應(yīng)用

10.3 模數(shù)轉(zhuǎn)換器(ADC)

10.3.1 模數(shù)轉(zhuǎn)換基本原理

10.3.2 并行比較型ADC

10.3.3 逐次逼近型ADC

10.3.4 雙積分型ADC

10.3.5 ADC的主要技術(shù)指標(biāo)

10.3.6 集成ADC及其應(yīng)用

10.4 脈沖單元電路

10.4.1 概述

10.4.2 施密特觸發(fā)器

10.4.3 單穩(wěn)態(tài)觸發(fā)器

10.4.4 多諧振蕩器

10.4.5 555定時(shí)器及其應(yīng)用

本章小結(jié)

習(xí)題

附錄一常用邏輯單元圖形符號(hào)對(duì)照表

附錄二本書中的文字符號(hào)和圖形符號(hào)及其說明

附錄三漢英名詞、縮寫詞對(duì)照表

參考文獻(xiàn)

叢書名: 高等學(xué)校教材

平裝: 418頁

正文語種: 簡(jiǎn)體中文

ISBN: 7040191466

條形碼: 9787040191462

產(chǎn)品尺寸及重量: 22.7 x 17.1 x 1.5 cm ; 522 g

ASIN: B00114JCBW

用戶評(píng)分: 為此商品評(píng)分

對(duì)于剛剛進(jìn)入高速數(shù)字電路設(shè)計(jì)領(lǐng)域的工程技術(shù)人員而言，高速數(shù)字電路設(shè)計(jì)所涉及的信號(hào)完整性(SI)、電源完整性(PI)、電磁完整性(EMI)的內(nèi)容和問題實(shí)在太多，需要面對(duì)復(fù)雜的理論推導(dǎo)、建模和仿真分析，以及名目繁多的高速現(xiàn)象，大量的、甚至矛盾的經(jīng)驗(yàn)法則和設(shè)計(jì)原則。

本書是為從事高速數(shù)字電路設(shè)計(jì)的工程技術(shù)人員編寫的一本介紹高速數(shù)字電路設(shè)計(jì)基本知識(shí)、設(shè)計(jì)要求與方法的參考書。本書沒有大量的理論介紹、公式推導(dǎo)和仿真分析，而是從工程設(shè)計(jì)要求出發(fā)，通過介紹大量的設(shè)計(jì)實(shí)例，圖文并茂地來說明高速數(shù)字電路設(shè)計(jì)中的一些技巧與方法,以及應(yīng)該注意的問題，具有很好的工程性和實(shí)用性。

本書共分10章。第1章電阻元件，介紹了電阻元件的基本特性，以及高速數(shù)字電路中的電阻器的阻抗頻率特性，單位長(zhǎng)度、互連線、方塊電阻的特性。

第2章電容元件，介紹了電容元件的基本特性，電容器的阻抗頻率特性和衰減頻率特性，電容器的ESR和ESL特性，片狀電容器的使用與PCB設(shè)計(jì)，低ESL電容器的結(jié)構(gòu)和阻抗頻率特性，片狀三端子電容器的頻率特性與PCB設(shè)計(jì)，X2Y?電容器特性與PCB設(shè)計(jì)，可藏于PCB基板內(nèi)的電容器，PCB的平行板、導(dǎo)線、過孔電容和互容，埋入式電容特性與應(yīng)用，以及IC的封裝電容。

第3章電感元件，介紹了電感元件的基本特性，電感器的阻抗頻率特性和Q值頻率特性，電感器的電感值DC(直流)電流特性，電感器的選擇，互感，局部電感，回路電感，PCB的導(dǎo)線、過孔電感和互感，IC封裝的電感，電感引起的"地彈"與控制，以及LC串聯(lián)/并聯(lián)電路的阻抗特性。

第4章鐵氧體元件，介紹了鐵氧體和鐵氧體磁珠的基本特性，信號(hào)線用、電源線用片式鐵氧體磁珠特性、選擇與應(yīng)用，EMC(電磁兼容)用鐵氧體類型和阻抗頻率特性。

第5章高速數(shù)字電路的PDN設(shè)計(jì)，介紹了PDN與SI、PI和EMI的關(guān)系，PDN的拓?fù)浣Y(jié)構(gòu)，VRM與高速數(shù)字系統(tǒng)的供電要求，去耦電容器，PCB電源/地平面的功能和設(shè)計(jì)的一般原則，多層電源/地平面的設(shè)計(jì)，電源/地平面的主要缺點(diǎn)和負(fù)作用，封裝電源/地平面和芯片電源分配網(wǎng)絡(luò)，目標(biāo)阻抗的定義，基于目標(biāo)阻抗的PDN設(shè)計(jì)，利用目標(biāo)阻抗計(jì)算去耦電容器的電容量，基于功率傳輸?shù)腜DN設(shè)計(jì)方法，以及利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容量方法。

第6章高速數(shù)字電路的去耦電路設(shè)計(jì)，介紹了高速數(shù)字電路去耦電路的結(jié)構(gòu)與特性，去耦電路的插入損耗測(cè)量，電容器、電感器和鐵氧體磁珠的插入損耗特性，影響電容器噪聲抑制效果的因素，LC濾波器(去耦電路)，使用去耦電容抑制電源電壓波動(dòng)的方法，使用去耦電容降低IC的電源阻抗方法，PDN中的去耦電容和去耦電容器的容量計(jì)算。

第7章FPGA的PDN設(shè)計(jì)，介紹了FPGA的PDN模型，F(xiàn)PGA PDN對(duì)去耦電容器的要求，PCB 電流通路電感，PCB 疊層和層序， VirtexTM-5 FPGA的PDN設(shè)計(jì)例，F(xiàn)PGA PDN設(shè)計(jì)和驗(yàn)證，以及仿真工具。

第8章高速數(shù)字電路的信號(hào)完整性，介紹了模擬信號(hào)與數(shù)字信號(hào)特性，信號(hào)的時(shí)域與頻域的相關(guān)概念，脈沖(數(shù)字)信號(hào)的參數(shù)，上升時(shí)間與帶寬(頻寬)的關(guān)系，電路的全波、離散、集總電性等效模型，傳輸線的定義，PCB傳輸線結(jié)構(gòu)與特性，反射的產(chǎn)生，傳輸線的反射，反彈圖，反射現(xiàn)象的改善方法，電容耦合產(chǎn)生的串?dāng)_(容性串?dāng)_)，電感耦合產(chǎn)生的串?dāng)_(感性串?dāng)_)，減小PCB上串?dāng)_的一些措施，SSN(同時(shí)開關(guān)噪聲)成因以及降低SSN的一些措施，抖動(dòng)和噪聲對(duì)信號(hào)的影響，產(chǎn)生抖動(dòng)和噪聲的根源，時(shí)鐘抖動(dòng)的基本特性時(shí)鐘的相位抖動(dòng)、周期抖動(dòng)和周期間抖動(dòng)，時(shí)鐘抖動(dòng)對(duì)同步系統(tǒng)和異步系統(tǒng)的影響，時(shí)鐘電路的PCB設(shè)計(jì)，眼圖的構(gòu)成、參數(shù)和特性以及應(yīng)用。

第9章高速數(shù)字電路的EMI抑制，介紹了抑制EMI噪聲(降噪)的基本原理，高速數(shù)字電路的差模輻射模型與控制，高速數(shù)字電路的共模輻射模型與控制，數(shù)字電路板中的IC電源線、PCB布局、電纜的輻射噪聲與控制，數(shù)字系統(tǒng)中的LCD面板、DC電源線、機(jī)箱、總線、GND、USB線、外部插卡、DC電源輸入端、接口電纜端口、LVDS電纜連接部分、時(shí)鐘線的輻射噪聲與控制，AC電源線上的差模噪聲與共模噪聲，AC電源線降噪處理用的共模扼流線圈和混合扼流線圈特性與應(yīng)用，開關(guān)電源的AC電源線降噪處理措施。

第10章高速信令標(biāo)準(zhǔn)，介紹了高速信令標(biāo)準(zhǔn)GTL系列標(biāo)準(zhǔn)、LVDS標(biāo)準(zhǔn)、HSTL標(biāo)準(zhǔn)、SSTL標(biāo)準(zhǔn)、ECL標(biāo)準(zhǔn)、CML標(biāo)準(zhǔn)的規(guī)范要求與特性，以及LVDS PCB布線的一般原則，不同高速信令標(biāo)準(zhǔn)之間的DC耦合，不同高速信令標(biāo)準(zhǔn)之間的AC耦合。

書 名: Xilinx FPGA數(shù)字電路設(shè)計(jì)

出版時(shí)間: 2012年1月1日

開本: 16開

定價(jià): 85.00元