圍護(hù)結(jié)構(gòu)熱工性能權(quán)衡判斷

【學(xué)員問題】圍護(hù)結(jié)構(gòu)熱工性能權(quán)衡判斷？

【解答】當(dāng)建筑設(shè)計(jì)不能完全滿足規(guī)定的圍護(hù)結(jié)構(gòu)熱工設(shè)計(jì)要求時(shí)，計(jì)算并比較參照建筑和所設(shè)計(jì)建筑的全年采暖和空氣調(diào)節(jié)能耗，判定圍護(hù)結(jié)構(gòu)的總體熱工性能是否符合節(jié)能設(shè)計(jì)要求。

以上內(nèi)容均根據(jù)學(xué)員實(shí)際工作中遇到的問題整理而成，供參考，如有問題請及時(shí)溝通、指正。

在進(jìn)行比較復(fù)雜的板子設(shè)計(jì)的時(shí)候，你必須進(jìn)行一些設(shè)計(jì)權(quán)衡。因?yàn)檫@些權(quán)衡，那么就存在一些因素會影響到PCB的電源分配網(wǎng)絡(luò)的設(shè)計(jì)。

當(dāng)電容安裝在PCB板上時(shí)，就會存在一個(gè)額外的回路電感，這個(gè)電感就與電容的安裝有關(guān)系?；芈冯姼兄档拇笮∈且蕾囉谠O(shè)計(jì)的?；芈冯姼械拇笮∪Q于電容到過孔的這段線的線寬和線長，走線的長度即連接電容和電源/地平面長度，兩個(gè)孔間的距離，孔的直徑，電容的焊盤，等等。如圖1所示為各種電容的安裝圖形。

圖1 最佳的和最差的電容布局

減小電容回路電感的設(shè)計(jì)要點(diǎn)：

■孔要放在離電容盡可能近的地方。減小電源/地的孔間距。如果可以，用多對電源/地孔并聯(lián)在一起。諸如電流極性相反的兩個(gè)孔放置的盡量近，電流極性相同的孔放置的盡量遠(yuǎn)。

■用短而寬的走線來連接孔和電容引腳。

■把電容擺放在PCB的表面（頂層和底層）盡量靠近他們相應(yīng)的電源/地平面。這樣能減小孔之間的距離。在電源/地之間用薄的電解質(zhì)。

接下來是三種不同情況的設(shè)計(jì)，對于電容的安裝和傳播電感。圖2表示的是各種設(shè)計(jì)情況對回路電感量的引入情況。

圖2 設(shè)計(jì)情況

情況1-差的設(shè)計(jì)

■設(shè)計(jì)人員不關(guān)注電源分配網(wǎng)絡(luò)（PDN）的設(shè)計(jì)。

■孔的間距沒有優(yōu)化。

■電源和地平面間的距離沒有優(yōu)化。

■孔到電容引腳之間的走線距離較長。

對于整個(gè)回路電感大小來講，回路電感主要來自所布的線，因?yàn)榕c其它兩種情況比較，差的設(shè)計(jì)時(shí)的線長是它們（好的設(shè)計(jì)和非常好的設(shè)計(jì)）的5倍。從安裝電容的底層到最近平面的距離也是回路電感大小的主要因素。

因?yàn)檫@是沒有優(yōu)化的（10mil），走線對整個(gè)回路電感大小的影響是非常大的。同樣，因?yàn)樵O(shè)計(jì)人員在電源和地之間用了10mil的電介質(zhì)材料，那么回路電感的次要因素來自傳播電感。過孔間的距離沒有優(yōu)化的效果相對于小孔的長度就沒有那么的顯著。孔的影響在比較長的過孔時(shí)會變得更大。

情況2-好的設(shè)計(jì)

■設(shè)計(jì)人員關(guān)注了部分電源分配網(wǎng)絡(luò)（PDN）的設(shè)計(jì)。

■孔的間距有所改善。孔的長度保持不變。

■電源和地平面間的距離有所改善。

■過孔到電容引腳之間的走線距離經(jīng)過了優(yōu)化。

走線的回路電感依然還是整個(gè)回路電感的主要貢獻(xiàn)者。但是，好的設(shè)計(jì)的走線回路電感要比差的設(shè)計(jì)情況的的走線回路電感小2.7倍左右。因?yàn)樵O(shè)計(jì)人員減小了電介質(zhì)的厚度，從10mil減小到了5mil，傳播電感減小了一半。由于減小了過孔間的距離，過孔的影響有了一點(diǎn)點(diǎn)改善。

情況3-非常好的設(shè)計(jì)

■設(shè)計(jì)人員非常注重PDN的設(shè)計(jì)。

■孔的間距和長度都有改善。

■電源和地之間的距離也進(jìn)行了充分的優(yōu)化。

■ 過孔到電容引腳之間的走線距離經(jīng)過了優(yōu)化。

非常好的設(shè)計(jì)的走線的電感比差的設(shè)計(jì)的走線電感要小大約7.65倍。由于減少了走線長度，在PCB板上減少了從電容安裝的底層表面到最近的平面層的厚度，這就達(dá)到了目的。由于設(shè)計(jì)人員已經(jīng)優(yōu)化了電源和地之間的電解質(zhì)層厚度，傳播電感就會大大的減小。由于孔間距和孔長度大大的減小，那么過孔的回路電感也得到了顯著改善。相比差的設(shè)計(jì)，由于7個(gè)主要因素的其中之一減少，非常好的設(shè)計(jì)情況的總回路電感就被減少了。

在PCB板上，額外的過孔回路電感通過安裝電容被引入，這樣就降低電容的諧振頻率。當(dāng)你在設(shè)計(jì)電源分配網(wǎng)絡(luò)（PDN）時(shí)，必須要考慮到這個(gè)因素。在高頻設(shè)計(jì)的時(shí)候，減小回路電感是降低阻抗的唯一能看得見的方法。

對于給定的電源，相比較非常好的設(shè)計(jì)和差的設(shè)計(jì)情況，PDN工具產(chǎn)生的報(bào)告顯示非常好的設(shè)計(jì)的PCB截止頻率會更高。這也許與預(yù)期的結(jié)果是相反的，因?yàn)橄鄬τ趯Φ徒刂诡l率的去耦，對較高截止頻率的去耦需要更多的電容。

對于非常好的設(shè)計(jì)的情況，較高的截止頻率意味著能對較高頻率進(jìn)行去耦。擺放在PCB板上的電容對噪聲直到一個(gè)較高頻都有去耦效果。

對于差的設(shè)計(jì)的情況，對超過較低截止頻率的PCB板不能去耦。任何額外的電容增加，即增加超過截止頻率的去耦電容只能增加BOM成本而對去耦效果沒有任何影響。相對于非常好的設(shè)計(jì)，對于差的這種設(shè)計(jì)情況，其電源分配網(wǎng)絡(luò)的設(shè)計(jì)對于某一特定頻率的噪聲更容易受到影響

作為另外一個(gè)例子，假設(shè)一塊20層的PCB板總共有115mil的厚度。電源層在第3層。從第一層（FPGA在的這一層）到第3層的厚度有12mil。那么從底層到第3層的厚度就是103mil。電源和地層被3mil后的電介質(zhì)分離開。對于這種軌跡的BGA孔的電感大小為5nH（對于這種電源軌跡5對孔）。

為了應(yīng)對第一層比較緊密的布局布線區(qū)域，與之相關(guān)聯(lián)的去耦電容都安裝在底層。由于這樣安裝會有很長的過孔，這種權(quán)衡設(shè)計(jì)導(dǎo)致了很高的電容安裝電感值。經(jīng)過充分優(yōu)化后，0402封裝的電容在底層的安裝電感是2.3nH，而同樣的電容放在第一層的安裝電感是0.57nH。

為了改善這種給軌跡的PDN效果，你可以把一些高頻電容放置在第一層，同時(shí)把中頻和bulk電容還是放在原來的位置上即底層。這種電路設(shè)計(jì)對PDN是截止的解決方法，因?yàn)楦哳l電容是在截止頻率以下作為第一響應(yīng)的電容。電容的效果依賴于總的回路電感（電容的安裝電感+傳播電感+BGA孔的電感）與FPGA。

你可以把高頻電容放在第一層并離FPGA稍微遠(yuǎn)一點(diǎn)點(diǎn)的地方。電容放在FPGA breakout區(qū)域外的傳播電感是0.2nH。相對于原來放置在底層的方法，這種新的放置方法還是有益的，因?yàn)榭偟幕芈冯姼校?.57nH+0.2nH+0.05nH=0.82nH）比放置在底層的時(shí)候的總電感要小。

PCB板的傳播電感是與設(shè)計(jì)是相關(guān)，電源和地平面間的介質(zhì)中它是均勻存在的。3mil厚度或者更薄的厚度是最佳的減小平面?zhèn)鞑ル姼械脑O(shè)計(jì)。你可以根據(jù)如下的設(shè)計(jì)指導(dǎo)來提升PDN的性能。

如下的是關(guān)于順序重要性的設(shè)計(jì)指導(dǎo)，從第一層到底層—在第一層的設(shè)計(jì)指導(dǎo)是最重要的。

■減小電源和地層間電介質(zhì)厚度。當(dāng)設(shè)計(jì)板子的疊層時(shí)，確定電源、層和其他的層。舉一個(gè)例子，如疊層PWR1 - GND1 - SIG1 - SIG2- GND2 - PWR2要優(yōu)于PWR1 - SIG1 - GND1 - SIG2 - GND2 - PWR2這種疊層。第二種情況的結(jié)果是沒有對電源和地之間的距離優(yōu)化的設(shè)計(jì)。

這樣的設(shè)置會導(dǎo)致大電容傳播電感在PWR1/GND1之間比在PWR2/GND2之間的電感大。你可以在電源和地平面之間找到一種典型的3mil的電介質(zhì)厚度而不增加額外的成本。對于額外的性能改善，考慮比3mil更薄的電介質(zhì)厚度。但是，這會導(dǎo)致PCB的成本上升。

■當(dāng)選定電容的時(shí)候，選擇多個(gè)電容值，而不是選擇一個(gè)相同值的大電容來達(dá)到目標(biāo)阻抗。在PDN中，阻抗的峰值是由諧振反應(yīng)形成的。高ESR在諧振頻率點(diǎn)能抑制諧振，因此減少阻抗峰值的高度。在電容的諧振頻率處和阻抗峰值處，用一些電容值相同的電容能截止的減少ESR。

在一個(gè)很寬的頻率范圍內(nèi)，選擇多種電容值的電容種類，能維持一個(gè)相對高的ESR。

■選擇放置高頻電容的位置，以減少整個(gè)回路電感。整個(gè)電感是由電容的ESL、安裝電感、傳播電感和BGA的過孔電感組成的。在放置電容時(shí)優(yōu)先放置高頻電容，其次是中頻和低頻電容。

■當(dāng)在分割平面時(shí)，確保平面的形狀成適當(dāng)?shù)姆叫?。避免狹長的平面形狀，因?yàn)檫@樣做會限制電流的大小和增加平面的傳播電感。

■中頻和低頻的電容對于如何放置沒有那么的敏感?？梢园阉麄兎旁陔xFPGA稍微遠(yuǎn)一點(diǎn)的地方。

權(quán)衡多路設(shè)計(jì)的情況

在一塊有多路外設(shè)的PCB板上，你的設(shè)計(jì)就不能再共享一個(gè)供電電源。這也許需要你通過你的設(shè)計(jì)去執(zhí)行DDR的電源接口，聯(lián)合各種I/O口的電源軌跡，或者聯(lián)合各種接收端的電源軌跡以減少PCB的BOM成本和PCB的布局復(fù)雜度。

電源軌跡共享增加了PDN的復(fù)雜度，同時(shí)在PCB上和die的位置處也增加了大量的噪聲。對于多路的情況，設(shè)計(jì)電源的分配解決方法主要有兩步：

1 低頻解決方法

2 高頻解決方法

在非常低頻的時(shí)候，第一步確保VRM的大小是否適合處理各種電流的需要。

低頻去耦一定要考慮清楚各種組合電源供電電流的情況。Bulk電容一定要選擇能覆蓋目標(biāo)阻抗所覆蓋的頻段。做到精確的知道頻率范圍是有困難的，因?yàn)檫@有一個(gè)區(qū)域超過了阻抗曲線，這是在die上給定的電源區(qū)域，建立在自己的最大電流消耗上，而不是與其它路電流相關(guān)聯(lián)的由同一個(gè)供電電源供電組合的電流消耗。對于設(shè)計(jì)，bulk電容去耦的頻率范圍估計(jì)是從DC到大約5~10MHz。

在共享多路電源的時(shí)候，通過PDN工具按照相似的方法使用這種設(shè)計(jì)方法，但是推薦你在最高的截止頻率點(diǎn)去耦。對于單一和共享多路電源的去耦，這是成功實(shí)現(xiàn)單一PDN方法設(shè)計(jì)的流程。這種方法是合適于與電源路之間與相似電流要求的電源路設(shè)計(jì)的。但是，對于這種方法這有幾個(gè)例外。

這個(gè)例子是電源共享在核心電源供電（Vcc）和PCI Express hard IP Block（VccHIP）電源供電。例外的原因是：

■VCC的電流會比VCCHIP的大很多。

■對比VCC和VCCHIP，VCC的BGA的過孔電感會比VCCHIP低很多。

■對比VCC和VCCHIP，VCC的截止頻率會比VCCHIP低很多。

因此，對于電源設(shè)計(jì)情況，在BGA過孔處使用最高截止頻率去耦是不適用的。如圖3所示的是VCC、VCCHIP電源路組合阻抗曲線不符合目標(biāo)阻抗的情況，相當(dāng)于不符合VCCHIP的截止頻率去耦。這是因?yàn)槿ヱ铍娙菪Ч幌拗屏?/p>

圖3 VCCHIP的截止頻率阻抗曲線

按照以前的解釋，高頻的噪聲在電源軌跡中，主要是由于自己的瞬態(tài)電流產(chǎn)生的。對于共享電路最高截止頻率的去耦設(shè)計(jì)指導(dǎo)書是基于整個(gè)瞬態(tài)電流的阻抗計(jì)算，這是“過設(shè)計(jì)”的要求。

圖4 更改電源路的共享情況

在這種情況下，你必須基于PCB去耦項(xiàng)目用整個(gè)瞬態(tài)電流來計(jì)算目標(biāo)阻抗曲線，相當(dāng)于電源路截止頻率的最大的電流消耗。在VCC和VCCHIP電源路共享的例子中，你必須用VCC電源路的截止頻率。如圖3-A所示為核心電源去耦的截止頻率的組合電源路的阻抗曲線。對于核心電源，用沿著BGA的球或者過孔的(VCC+VCCHIP)的總電流得到阻抗曲線。那么你可以檢查核對結(jié)果是否符合單個(gè)電源設(shè)計(jì)指導(dǎo)的目標(biāo)阻抗。

基于同樣的去耦項(xiàng)目如圖4-A一樣，如圖4-B所示為VCCHIP電源的阻抗曲線。但是，當(dāng)?shù)玫竭@條曲線時(shí)，只有對于VCCHIP需要考慮電流消耗和BGA過孔數(shù)。如圖4-B所示，直到VCCHIP電源的截止頻率，VCCHIP的阻抗曲線都達(dá)到了目標(biāo)阻抗。

最終的去耦項(xiàng)目必須達(dá)到各自目標(biāo)阻抗的頻率。如果存在一些特殊的違反設(shè)計(jì)目標(biāo)的情況，可以盡量小的調(diào)整以優(yōu)化去耦項(xiàng)目。

遇到類似的情況，可以根據(jù)VCC和VCCHIP的例子對任何供電電源組合進(jìn)行優(yōu)化。

在一塊PCB板上，當(dāng)有多個(gè)FPGA需要從同一個(gè)電源供電時(shí)，你可以使用相似的方法來應(yīng)對這種情況。對于設(shè)計(jì)低頻解決方案一定要用芯片的總電流消耗，對于高頻解決方案設(shè)計(jì)，一定要用其中一個(gè)芯片的電流消耗。你可以使用同樣數(shù)目的電容給其他芯片在高頻情況時(shí)去耦。

當(dāng)與場分析工具得到的解決方案相比較，如果兩個(gè)FPGA芯片之間的空間比較小，高頻方可能導(dǎo)致輕度的過設(shè)計(jì)，因?yàn)閳龇治龉ぞ呤强紤]了板子的布局情況的。這可能是因?yàn)樾酒g比較接近，幾乎沒有電容能夠截止地滿足兩個(gè)芯片的位置的要求。這也取決于從FPGA芯片端看到的電容的截止回路電感。

一個(gè)常用的設(shè)計(jì)權(quán)衡是建立一個(gè)獨(dú)立的電源平面，和從一個(gè)供電電源給不同的電源網(wǎng)路供電，使用濾波器來供給干凈的電源給電源網(wǎng)路。大多數(shù)情況下濾波器是磁珠，連接在板子上的兩個(gè)電源之間。作為規(guī)則是，你可以按照如下設(shè)計(jì)指導(dǎo)，給一個(gè)電源網(wǎng)絡(luò)提供干凈的電源。

■當(dāng)磁珠連著兩個(gè)電源網(wǎng)絡(luò)的時(shí)候，確保安裝電感是最小的。

■根據(jù)如下所列的特性選擇磁珠，確保電源電路的電流消耗要小于磁珠的額定電流。

■封裝尺寸（0603，0402等等）

■額定電流

■直流電阻

■在目標(biāo)頻率的阻抗(10 MHz, 100 MHz, 1 GHz等等)

■磁珠的等效的RLC模型頻率響應(yīng)一定盡量與datasheet中給定的相符合。

■做交流分析時(shí)，在所覆蓋的頻率內(nèi)，一定要包含磁珠的模型，還有各種為了達(dá)到目標(biāo)阻抗而選用的電容。當(dāng)設(shè)計(jì)電容的等效RLC模型的時(shí)候，安裝電感要作為模型的一個(gè)組成部分考慮進(jìn)去，如果交流分析沒有峰值出現(xiàn)在我們感興趣的頻段（DC to 200 MHz），你就可以使用磁珠隔離來提供干凈的電源。

■通過上面仿真得到的PDN的結(jié)果一定能達(dá)到我們感興趣的頻段內(nèi)目標(biāo)阻抗的要求。

在壽命周期成本評價(jià)法中，權(quán)衡分析的對象包括以下五種情況：

①設(shè)置費(fèi)與維持費(fèi)的權(quán)衡分析；

②設(shè)置費(fèi)中各項(xiàng)費(fèi)用之間的權(quán)衡分析；

③維持費(fèi)中各項(xiàng)費(fèi)用之間的權(quán)衡分析；

④系統(tǒng)效率和壽命周期成本的權(quán)衡分析；

⑤從開發(fā)到系統(tǒng)設(shè)置完成這段時(shí)間與設(shè)置費(fèi)的權(quán)衡分析。

在權(quán)衡分析法中，不同的階段的期限設(shè)置對費(fèi)用也有影響，進(jìn)行這項(xiàng)權(quán)衡分析時(shí)，可以運(yùn)用計(jì)劃評審技術(shù)（PERT）。