集成電路項目化版圖設計

第1章 D503項目的設計準備

1.1 ChipLogic系列軟件總體介紹

1.1.1 集成電路分析再設計流程

1.1.2 軟件組成

1.1.3 數(shù)據(jù)交互

1.2 硬件環(huán)境設置

1.2.1 硬件配置要求

1.2.2 硬件構(gòu)架方案

1.3 軟件環(huán)境設置

1.3.1 操作系統(tǒng)配置要求

1.3.2 軟件安裝/卸載

1.3.3 軟件授權(quán)配置

1.3.4 服務器前臺運行和后臺運行

1.3.5 將服務器注冊為后臺服務

1.3.6 服務器管理

1.4 將D503芯片數(shù)據(jù)加載到服務器

1.4.1 芯片圖像數(shù)據(jù)和工程數(shù)據(jù)

1.4.2 加載芯片數(shù)據(jù)的步驟

1.4.3 D503項目的軟、硬件使用環(huán)境

練習題1

第2章 集成電路邏輯提取基礎

2.1 邏輯提取流程和D503項目簡介

2.2 邏輯提取準備工作

2.2.1 運行數(shù)據(jù)服務器

2.2.2 運行邏輯提取軟件ChipAnalyzer

2.3 劃分工作區(qū)

2.3.1 工作區(qū)的兩種概念

2.3.2 D503項目工作區(qū)創(chuàng)建及設置

2.3.3 工作區(qū)的其他操作

2.4 以D503項目為例的邏輯提取工具主界面

2.4.1 工程面板

2.4.2 工程窗口

2.4.3 多層圖像面板

2.4.4 輸出窗口

2.4.5 軟件主界面的其他部分

練習題2

第3章 D503項目的邏輯提取

3.1 D503項目的單元提取

3.1.1 數(shù)字單元的提取

3.1.2 觸發(fā)器的提取流程

3.1.3 模擬器件的提取

3.2 D503項目的線網(wǎng)提取

3.2.1 線網(wǎng)提取的兩種方法

3.2.2 線網(wǎng)提取的各種操作

3.2.3 線網(wǎng)提取具體步驟

3.2.4 D503項目線網(wǎng)提取結(jié)果以及電源/地短路檢查修改方法

3.3 D503項目的單元引腳和線網(wǎng)的連接

3.3.1 單元引腳和線網(wǎng)連接的基本操作

3.3.2 單元引腳和線網(wǎng)連接其他操作

3.3.3 D503項目單元引腳和線網(wǎng)連接中遇到的問題

3.3.4 芯片外部端口的添加操作

3.4 D503項目的電學設計規(guī)則檢查及網(wǎng)表對照

3.4.1 ERC檢查的執(zhí)行

3.4.2 ERC檢查的類型

3.4.3 ERC檢查的經(jīng)驗分享

3.4.4 D503項目的ERC錯誤舉例及修改提示

3.4.5 兩遍網(wǎng)表提取及網(wǎng)表對照（SVS）

3.5 提圖單元的邏輯圖準備

3.5.1 邏輯圖輸入工具啟動

3.5.2 一個傳輸門邏輯圖及符號的輸入流程

3.5.3 D503項目的單元邏輯圖準備

3.6 D503項目的數(shù)據(jù)導入/導出

3.6.1 數(shù)據(jù)導入/導出基本內(nèi)容

3.6.2 提圖數(shù)據(jù)與Cadence之間的交互

練習題3

第4章 集成電路版圖設計基礎

4.1 版圖設計流程

4.2 版圖設計工具使用基礎

4.2.1 版圖設計工具啟動

4.2.2 D503項目版圖設計工具主界面

4.2.3 版圖設計工具基本操作

4.3 確定版圖縮放倍率

4.3.1 標尺單位的概念

4.3.2 在軟件內(nèi)設置標尺單位

4.3.3 D503項目標尺單位與版圖修改

4.4 工作區(qū)管理

4.4.1 創(chuàng)建工作區(qū)

4.4.2 工作區(qū)參數(shù)設置

4.4.3 復制工作區(qū)

4.4.4 D503項目工作區(qū)轉(zhuǎn)換

4.5 版圖層次的設置

4.5.1 版圖層的命名規(guī)則

4.5.2 D503項目版圖層次定義的方法

練習題4

第5章 D503項目的版圖設計

5.1 數(shù)字單元和數(shù)字模塊的版圖設計

5.1.1 版圖元素的輸入

5.1.2 版圖編輯功能

5.1.3 版圖單元的設計

5.1.4 D503項目的數(shù)字單元版圖設計

5.1.5 D503項目數(shù)字模塊總體版圖

5.2 模擬器件和模擬模塊的版圖設計

5.2.1 模擬器件的版圖設計

5.2.2 模擬模塊的版圖設計經(jīng)驗

5.2.3 D503項目模擬模塊的版圖

5.3 D503項目的總體版圖

5.4 版圖數(shù)據(jù)轉(zhuǎn)換

5.4.1 導入和導出的數(shù)據(jù)類型

5.4.2 腳本文件的導入和導出

5.4.3 版圖層定義文件的導入/導出

5.4.4 GDSII數(shù)據(jù)的導入/導出

5.4.5 從Layeditor中導出D503項目版圖數(shù)據(jù)后讀入Cadence

5.5 D503項目版圖的優(yōu)化

5.5.1 特殊器件參數(shù)方面的修改

5.5.2 滿足工藝要求的修改

5.5.3 帶熔絲調(diào)節(jié)的振蕩器的設計

練習題5

第6章 D503項目的版圖驗證

6.1 Dracula及版圖驗證基礎

6.1.1 Dracula工具

6.1.2 版圖驗證過程簡介

6.2 D503項目的DRC驗證

6.2.1 DRC基礎知識及驗證準備工作

6.2.2 D503項目的單元區(qū)的DRC驗證

6.2.3 D503項目的總體DRC驗證

6.3 D503項目的LVS驗證

6.3.1 LVS基礎知識及驗證流程

6.3.2 一個單元的LVS運行過程

6.3.3 多個單元同時做LVS的方法和流程

6.3.4 D503項目的總體LVS驗證

6.4 D503項目DRC和LVS經(jīng)驗總結(jié)

6.5 采用Dracula進行兩遍邏輯的對照

6.6 D503項目的文檔目錄及管理

練習題6

附錄A ChipLogic邏輯提取快捷鍵

附錄B ChipLogic版圖設計快捷鍵

附錄C Cadence電路圖輸入快捷鍵 2100433B

本書以一個目前集成電路行業(yè)內(nèi)比較熱門的典型數(shù)?；旌想娐贰娙菔接|摸按鍵檢測電路（項目編號D503）為例，首先介紹基于ChipLogic設計系統(tǒng)的邏輯提取的詳細過程和其中的經(jīng)驗分享；接著具體介紹D503項目的版圖設計方法、流程等，包括數(shù)字單元和模擬器件、數(shù)字和模擬模塊的版圖設計經(jīng)驗；最后基于Cadence設計系統(tǒng)對完成設計后的版圖數(shù)據(jù)進行DRC和LVS的詳細驗證，從而完成該項目的完整版圖設計過程。 全書以項目設計為導向，從項目設計的流程、項目設計完整的文檔管理等方面突出完成這些項目設計的過程中遇到的技術問題、解決辦法，以及如何避免問題等實用性內(nèi)容，與廣大將要從事集成電路設計的學生和正在從事設計的工程師一起分享非常寶貴的項目版圖設計經(jīng)驗。

集成電路版圖是集成電路設計中最底層步驟物理設計的成果。物理設計通過布局、布線技術將邏輯綜合的成果轉(zhuǎn)換成物理版圖文件。

集成電路版圖是設計與集成電路工藝之間必不可少的環(huán)節(jié)。本書從半導體器件的理論基礎入手，在講授集成電路制造工藝的基礎上，循序漸進地介紹了集成電路版圖設計的基本原理與方法。

以介紹集成電路版圖設計為主的本書，主要內(nèi)容包括半導體器件和集成電路工藝的基本知識，集成電路常用器件的版圖設計方法，流行版圖設計軟件的使用方法，版圖驗證的流程以及集成電路版圖實例等。

《集成電路版圖設計（第2版）》適合作為高等院校微電子技術專業(yè)和集成電路設計專業(yè)版圖設計課程的教材，也可作為集成電路版圖設計者的參考書。

《集成電路版圖設計（第2版）》適合作為高等院校微電子技術專業(yè)和集成電路設計專業(yè)版圖設計課程的教材，也可作為集成電路版圖設計者的參考書。