極低功耗SoC芯片超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)關(guān)鍵技術(shù)研究

目前SoC芯片對(duì)功耗要求越來越苛刻，如何最大限度的降低功耗成為集成電路設(shè)計(jì)領(lǐng)域亟待解決的關(guān)鍵問題。超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)（UDVS）思想是動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)向低電壓區(qū)的延展，通過在芯片低負(fù)載時(shí)將電源電壓更大程度的降低（甚至低至亞閾值區(qū)）來大幅度降低芯片功耗，在低功耗方法中具有顯著優(yōu)勢(shì)。但是低電壓和超深亞微米下電路的延時(shí)特性受電源波動(dòng)、工藝偏差和溫度變化（PVT）的影響巨大，甚至?xí)斐呻娐饭ぷ鳡顟B(tài)出錯(cuò)。因此，項(xiàng)目研究了超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)理論和電路實(shí)現(xiàn)方法，針對(duì)UDVS和先進(jìn)工藝下延時(shí)波動(dòng)大的問題，提出了新的片上時(shí)序監(jiān)測(cè)電路用來實(shí)時(shí)監(jiān)測(cè)電路的時(shí)序是否出錯(cuò)，并將檢測(cè)結(jié)果反饋給電壓調(diào)節(jié)單元以調(diào)節(jié)供電電壓來補(bǔ)償這種影響；并將開環(huán)控制與閉環(huán)控制相結(jié)合設(shè)計(jì)了自適應(yīng)電壓頻率調(diào)節(jié)方案，攻克了在較大電壓范圍內(nèi)根據(jù)芯片的實(shí)際工作情況自適應(yīng)調(diào)節(jié)電路工作電壓的關(guān)鍵技術(shù)，最大程度的降低了由于PVT影響帶來的時(shí)序余量，從而有效降低了SoC芯片的功耗。 項(xiàng)目的核心內(nèi)容包括：1）建立了一套最優(yōu)化能耗模型來尋找數(shù)字電路的最低工作點(diǎn)，用以指導(dǎo)UDVS電壓調(diào)節(jié)的范圍；2）設(shè)計(jì)了適用于UDVS的基本電路單元，并通過建庫工具建立了符合標(biāo)準(zhǔn)數(shù)字電路設(shè)計(jì)規(guī)范的完整的標(biāo)準(zhǔn)單元庫；此外還設(shè)計(jì)了低功耗關(guān)鍵電路，例如自適應(yīng)耦合觸發(fā)器和具有零穩(wěn)態(tài)電流的上電復(fù)位電路；3）提出并設(shè)計(jì)了兩種類型的電路延遲特性監(jiān)測(cè)單元：帶自恢復(fù)功能的原地監(jiān)測(cè)單元和基于復(fù)制關(guān)鍵路徑的在線監(jiān)測(cè)單元，并設(shè)計(jì)實(shí)現(xiàn)了相應(yīng)的自適應(yīng)電源調(diào)節(jié)方法；4）提出并設(shè)計(jì)了適用于UDVS系統(tǒng)的快速鎖定數(shù)字鎖相環(huán)電路；5）構(gòu)造了兩套應(yīng)用UDVS技術(shù)的低功耗SoC設(shè)計(jì)平臺(tái)驗(yàn)證UDVS關(guān)鍵技術(shù)，其中基于復(fù)制關(guān)鍵路徑的CPU系統(tǒng)的調(diào)節(jié)效果明顯，在25℃、TT工藝角下相比于未用電壓調(diào)節(jié)的恒定1.2V CPU系統(tǒng)節(jié)省了38.27%的功耗，F(xiàn)F工藝角節(jié)省42.22%；此外，以三級(jí)流水線乘法器為主體的自適應(yīng)電壓調(diào)節(jié)系統(tǒng)在25℃、TT工藝角下節(jié)省了32.61%的功耗，F(xiàn)F工藝角節(jié)省47.94%。 項(xiàng)目超額完成了立項(xiàng)指標(biāo)，累計(jì)在國內(nèi)外期刊和學(xué)術(shù)會(huì)議上發(fā)表SCI論文10篇，EI論文12篇；申請(qǐng)中國發(fā)明專利10項(xiàng)、美國發(fā)明專利2項(xiàng)；授權(quán)中國專利4項(xiàng)；獲江蘇省科技進(jìn)步獎(jiǎng)1項(xiàng)。參加國際學(xué)術(shù)會(huì)議數(shù)次，協(xié)助培養(yǎng)博士研究生2名、碩士研究生8名。

隨著SoC芯片對(duì)低功耗的要求越來越高，如何最大限度的降低功耗已成為集成電路設(shè)計(jì)領(lǐng)域亟待解決的關(guān)鍵問題。超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)（UDVS）思想是動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)向亞閾值區(qū)的延展，通過在工作頻率低的時(shí)候?qū)㈦娫措妷航档偷絹嗛撝祬^(qū)，可以大幅度降低芯片功耗，在低功耗方法中具有顯著優(yōu)勢(shì)。本項(xiàng)目研究UDVS理論,探索適用于超大規(guī)模集成電路的亞閾值基本電路的構(gòu)造方法；建立普適的電路最優(yōu)化能耗模型，為UDVS電路設(shè)定最低工作電壓下限；研究將開環(huán)控制與閉環(huán)控制相結(jié)合的自適應(yīng)電源電壓調(diào)節(jié)方法；同時(shí)，針對(duì)超深亞微米集成電路的延時(shí)特性易受工藝偏差和環(huán)境擾動(dòng)的影響，設(shè)計(jì)片上錯(cuò)誤監(jiān)測(cè)電路將檢測(cè)結(jié)果反饋給電壓調(diào)節(jié)單元以調(diào)節(jié)VDD來補(bǔ)償這種影響。此外還研究了可以快速鎖定的數(shù)字鎖相環(huán)為芯片快速穩(wěn)定的調(diào)節(jié)系統(tǒng)時(shí)鐘。在以上研究基礎(chǔ)上構(gòu)建低功耗SoC設(shè)計(jì)平臺(tái)，可在極寬的電壓范圍內(nèi)根據(jù)工作負(fù)載調(diào)節(jié)頻率和供電電壓，從而極大的降低芯片功耗。

超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)(UDVS)技術(shù)在低功耗芯片設(shè)計(jì)中具有明顯優(yōu)勢(shì)。但當(dāng)電壓顯著降低，芯片內(nèi)部傳輸?shù)男盘?hào)幅度變得很小，動(dòng)態(tài)噪聲和靜態(tài)噪聲引起的VB(Voltage Bump)更易導(dǎo)致時(shí)序的違規(guī)，給信號(hào)完整性設(shè)計(jì)帶來極大的挑戰(zhàn)。為規(guī)避信號(hào)完整性問題導(dǎo)致芯片性能出錯(cuò)，芯片必須始終工作在很高的電壓下以確保正常工作，這會(huì)顯著提高芯片功耗，不能充分發(fā)揮UDVS技術(shù)的低功耗優(yōu)勢(shì)。本項(xiàng)目在我們前期工作對(duì)UDVS 基本單元電路和翻轉(zhuǎn)噪聲研究的基礎(chǔ)上，研究UDVS技術(shù)下的信號(hào)完整性理論，構(gòu)建兼容于現(xiàn)有大規(guī)模集成電路設(shè)計(jì)的靜態(tài)噪聲二階模型和基于耦合電容權(quán)重因子的復(fù)合電流源(CCS)動(dòng)態(tài)噪聲模型；同時(shí)基于襯底控制靈敏放大技術(shù)設(shè)計(jì)PVT性能良好的VB檢測(cè)電路；在此基礎(chǔ)上，在大規(guī)模UDVS 芯片中實(shí)現(xiàn)電路VB測(cè)試系統(tǒng)，以較低的電路面積和功耗實(shí)測(cè)芯片的VB，為調(diào)整芯片的電源電壓和時(shí)序修復(fù)提供依據(jù)，使得芯片功耗盡可能有效降低

本項(xiàng)目通過對(duì)超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)下信號(hào)完整性關(guān)鍵技術(shù)的研究，進(jìn)一步研究UDVS 技術(shù)下的信號(hào)完整性理論，構(gòu)建兼容于現(xiàn)有大規(guī)模集成電路設(shè)計(jì)的快速收斂動(dòng)態(tài)噪聲計(jì)算模型，為時(shí)序修復(fù)提供依據(jù)，使得芯片在后端設(shè)計(jì)中串?dāng)_控制能達(dá)到快速收斂，為調(diào)整芯片的電源電壓提供依據(jù)，使得芯片功耗盡可能的低。該工作主要包含以下三點(diǎn)：1）創(chuàng)建了超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)下與目前大規(guī)模集成電路設(shè)計(jì)流程相兼容的時(shí)序邏輯庫與物理庫，同時(shí)基于翻轉(zhuǎn)理論提出一種與實(shí)測(cè)非常接近的動(dòng)態(tài)噪聲模型，并把該模型應(yīng)用于可工作在動(dòng)態(tài)電源電壓下的振蕩器噪聲分析中，取得良好的測(cè)試效果。2）設(shè)計(jì)出基于襯底控制靈敏放大技術(shù)的串?dāng)_延時(shí)測(cè)試電路設(shè)計(jì)。本項(xiàng)目在已有UDVS電路設(shè)計(jì)的經(jīng)驗(yàn)基礎(chǔ)上，采用襯底控制靈敏放大技術(shù)，設(shè)計(jì)出在超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)下串?dāng)_延時(shí)測(cè)試單元電路。襯底控制靈敏放大技術(shù)抗PVT性能好，并能降低電路的面積和功耗。3）開環(huán)預(yù)測(cè)與閉環(huán)自適應(yīng)調(diào)整相結(jié)合的UDVS內(nèi)建串?dāng)_延時(shí)測(cè)試方法?；谝褬?gòu)建的兼容于大規(guī)模集成電路設(shè)計(jì)流程的時(shí)序邏輯庫與物理庫，提出內(nèi)建串?dāng)_延時(shí)型測(cè)試的基本原理、面向非理想互連幾何結(jié)構(gòu)的漸進(jìn)式串?dāng)_延時(shí)測(cè)試方法。和傳統(tǒng)的串?dāng)_延時(shí)分析相比，本項(xiàng)目利用鎖相環(huán)預(yù)測(cè)方法隨時(shí)跟蹤串?dāng)_延時(shí)的變化信息，進(jìn)而給芯片選擇最優(yōu)電源電壓值提供確切依據(jù)，使UDVS芯片低功耗優(yōu)勢(shì)發(fā)揮至極致。該超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)下串?dāng)_控制的關(guān)鍵技術(shù)，基于襯底控制技術(shù)設(shè)計(jì)的串?dāng)_延時(shí)測(cè)試單元電路，兼容于目前流行的CMOS工藝及其設(shè)計(jì)流程，能大大降低超大規(guī)模集成電路芯片功耗，為保護(hù)市區(qū)環(huán)境做出貢獻(xiàn)?；隈詈想娙輽?quán)重因子的時(shí)序修復(fù)，大大加快時(shí)序分析的收斂速度，縮短time-to-market時(shí)間，進(jìn)而降低生產(chǎn)成本，產(chǎn)生良好的經(jīng)濟(jì)效益。 2100433B

本課題主要針對(duì)未來納米工藝條件下微瓦級(jí)片上系統(tǒng)芯片的若干關(guān)鍵技術(shù)瓶頸問題開展研究，致力于提出一套完整的微瓦級(jí)SoC設(shè)計(jì)方法學(xué)及其關(guān)鍵技術(shù)的系統(tǒng)解決途徑。課題研究的關(guān)鍵技術(shù)包括微瓦級(jí)SoC體系結(jié)構(gòu)、系統(tǒng)功耗優(yōu)化方法，超低電壓射頻與模擬電路，超低功耗異步與絕熱邏輯數(shù)字電路。最終課題將納米級(jí)工藝節(jié)點(diǎn)上設(shè)計(jì)實(shí)現(xiàn)一款面向人體局域網(wǎng)應(yīng)用的SoC芯片，對(duì)上述關(guān)鍵技術(shù)進(jìn)行全面的測(cè)試驗(yàn)證。