晶圓工藝

晶圓制程工藝，嚴(yán)格說來這是門很復(fù)雜的（應(yīng)用）技術(shù)體系。晶圓制程工藝達(dá)到1nm會(huì)怎樣？我認(rèn)為這個(gè)連不少的行內(nèi)資深人士都不容易給出全面且正確的答案。這就有點(diǎn)像是：現(xiàn)在很多的國(guó)家能制造大量的常規(guī)燃料火箭（對(duì)應(yīng)于當(dāng)前半導(dǎo)體行業(yè)的主流制程），現(xiàn)在也有少數(shù)的國(guó)家在研發(fā)可重復(fù)使用火箭（對(duì)應(yīng)于未來半導(dǎo)體行業(yè)的5nm和3nm等制程），再之后可能有少數(shù)的國(guó)家研制出比可重復(fù)回收火箭更先進(jìn)的航天運(yùn)輸工具（對(duì)應(yīng)于半導(dǎo)體行業(yè)的1nm等制程），那么比可重復(fù)回收火箭更先進(jìn)的航天運(yùn)輸工具會(huì)是什么樣的？現(xiàn)在其實(shí)沒有人能準(zhǔn)確地想象出來（重在應(yīng)用）。

前不久，有臺(tái)灣媒體報(bào)道過：臺(tái)積電的創(chuàng)始人張忠謀向媒體記者表示，摩爾定律可能在半導(dǎo)體行業(yè)中還會(huì)延續(xù)10年的時(shí)間，臺(tái)積電等晶圓制造廠商能夠研發(fā)并投產(chǎn)3nm制程工藝。此后，晶圓制造廠商們能不能研發(fā)出可量產(chǎn)的2nm制程工藝，眼下看來還存在不確定性。而晶圓大廠們要研發(fā)出可商業(yè)化量產(chǎn)的1nm制程工藝，就會(huì)面臨非常大的難度。

就假設(shè)今后確實(shí)有少數(shù)的晶圓大廠研發(fā)出了可商業(yè)化的1nm制程，那么會(huì)怎么樣呢？有人猜想，“這會(huì)使采用該技術(shù)生產(chǎn)的芯片價(jià)格居高不下，這又會(huì)導(dǎo)致較少客戶選擇該項(xiàng)技術(shù)，進(jìn)而惡性循環(huán)......從商業(yè)因素考慮，大部分芯片設(shè)計(jì)公司恐怕依舊會(huì)選擇相對(duì)成熟，或者稱為相對(duì)‘老舊’的制造工藝。”事實(shí)上，1nm制程工藝到今天還只是處于實(shí)驗(yàn)室研究的階段。

2016年的時(shí)候，網(wǎng)絡(luò)上出現(xiàn)過一篇文章，其中有這樣寫到：

芯片的制造工藝常常用90nm、65nm、40nm、28nm、22nm、14nm來表示，比如Intel的六代酷睿系列CPU就采用Intel自家的14nm制造工藝?，F(xiàn)在的CPU內(nèi)集成了以億為單位的晶體管，這種晶體管由源極、漏極和位于他們之間的柵極所組成，電流從源極流入漏極，柵極則起到控制電流通斷的作用。而CPU上形成的互補(bǔ)氧化物金屬半導(dǎo)體場(chǎng)效應(yīng)晶體管柵極的寬度，也被稱為柵長(zhǎng)。柵長(zhǎng)越短，則可以在相同尺寸的硅片上集成更多的晶體管——Intel曾經(jīng)宣稱將柵長(zhǎng)從130nm減小到90nm時(shí)，晶體管所占得面積將減小一半；在芯片晶體管集成度相當(dāng)?shù)那闆r下，使用更先進(jìn)的制造工藝，芯片的面積和功耗就越小，成本也越低。

柵長(zhǎng)可以分為光刻?hào)砰L(zhǎng)和實(shí)際柵長(zhǎng)，光刻?hào)砰L(zhǎng)則是由光刻技術(shù)所決定的。由于在光刻中光存在衍射現(xiàn)象以及芯片制造中還要經(jīng)歷離子注入、蝕刻、等離子沖洗、熱處理等步驟，因此會(huì)導(dǎo)致光刻?hào)砰L(zhǎng)和實(shí)際柵長(zhǎng)不一致的情況。另外，同樣的制程工藝下，實(shí)際柵長(zhǎng)也會(huì)不一樣，比如雖然三星也推出了14nm制程工藝的芯片，但其芯片的實(shí)際柵長(zhǎng)和Intel的14nm制程芯片的實(shí)際柵長(zhǎng)依然有一定差距。

前面說了縮短晶體管柵極的長(zhǎng)度可以使CPU集成更多的晶體管或者有效減少晶體管的面積和功耗，并削減CPU的硅片成本。正是因此，CPU生產(chǎn)廠商不遺余力地減小晶體管柵極寬度，以提高在單位面積上所集成的晶體管數(shù)量。不過這種做法也會(huì)使電子移動(dòng)的距離縮短，容易導(dǎo)致晶體管內(nèi)部電子自發(fā)通過晶體管通道的硅底板進(jìn)行的從負(fù)極流向正極的運(yùn)動(dòng)，也就是漏電。而且隨著芯片中晶體管數(shù)量增加，原本僅數(shù)個(gè)原子層厚的二氧化硅絕緣層會(huì)變得更薄進(jìn)而導(dǎo)致泄漏更多電子，隨后泄漏的電流又增加了芯片額外的功耗。

為了解決漏電問題，Intel、IBM等公司可謂八仙過海，各顯神通。比如Intel在其制造工藝中融合了高介電薄膜和金屬門集成電路以解決漏電問題；IBM開發(fā)出SOI技術(shù)——在在源極和漏極埋下一層強(qiáng)電介質(zhì)膜來解決漏電問題；此外，還有鰭式場(chǎng)效電晶體技術(shù)——借由增加絕緣層的表面積來增加電容值，降低漏電流以達(dá)到防止發(fā)生電子躍遷的目的......

上述做法在柵長(zhǎng)大于7nm的時(shí)候一定程度上能有效解決漏電問題。不過，在采用現(xiàn)有芯片材料的基礎(chǔ)上，晶體管柵長(zhǎng)一旦低于7nm，晶體管中的電子就很容易產(chǎn)生隧穿效應(yīng)，為芯片的制造帶來巨大的挑戰(zhàn)。