熱設計功耗可配置的TDP

微處理器的低功耗設計技術，首先必須了解它的功耗來源。其中時鐘單元(Clock)功耗最高，因為時鐘單元有時鐘發(fā)生器、時鐘驅動、時鐘樹和鐘控單元的時鐘負載;數(shù)據(jù)通路(Datapath)是僅次于時鐘單元的部分，其功耗主要來自運算單元、總線和寄存器堆。除了上述兩部分，還有存儲單元(Memory)，控制部分和輸入/輸出(Control，I/O)。存儲單元的功耗與容量相關。

CMOS電路功耗主要由3部分組成:電路電容充放電引起的動態(tài)功耗，結反偏時漏電流引起的功耗和短路電流引起的功耗。其中，動態(tài)功耗是最主要的，占了總功耗的90%以上。

常用的低功耗設計技術

低功耗設計足一個復雜的綜合性課題。就流程而言，包括功耗建模、評估以及優(yōu)化等;就設計抽象層次而言，包括自系統(tǒng)級至版圖級的所有抽象層次。同時，功耗優(yōu)化與系統(tǒng)速度和面積等指標的優(yōu)化密切相關，需要折中考慮。下面討論常用的低功耗設計技術。

1) 動態(tài)電壓調節(jié)

動態(tài)功耗與工作電壓的平方成正比，功耗將隨著工作電壓的降低以二次方的速度降低，因此降低工作電壓是降低功耗的有力措施。但是，僅僅降低工作電壓會導致傳播延遲加大，執(zhí)行時間變長。然而，系統(tǒng)負載是隨時間變化的，因此并不需要微處理器所有時刻都保持高性能。動態(tài)電壓調節(jié)DVS(Dynarnic Voltage Scaling)技術降低功耗的主要思路是根據(jù)芯片工作狀態(tài)改變功耗管理模式，從而在保證性能的基礎上降低功耗。在不同模式下，工作電壓可以進行調整。為了精確地控制DVS，需要采用電壓調度模塊來實時改變工作電壓，電壓調度模塊通過分析當前和過去狀態(tài)下系統(tǒng)工作情況的不同來預測電路的工作負荷。

2) 門控時鐘和可變頻率時鐘

在微處理器中，很大一部分功耗來自時鐘。時鐘是惟一在所有時間都充放電的信號，而且很多情況下引起不必要的門的翻轉，因此降低時鐘的開關活動性將對降低整個系統(tǒng)的功耗產(chǎn)牛很大的影響。門控時鐘包括門控邏輯模塊時鐘和門控寄存器時鐘。門控邏輯模塊時鐘對時鐘網(wǎng)絡進行劃分，如果在當前的時鐘周期內(nèi)，系統(tǒng)沒有用到某些邏輯模塊，則暫時切斷這些模塊的時鐘信號，從而明顯地降低開關功耗。采用"與"門實現(xiàn)的時鐘控制電路。門控寄存器時鐘的原理是當寄存器保持數(shù)據(jù)時，關閉寄存器時鐘，以降低功耗。然而，門控時鐘易引起毛刺，必須對信號的時序加以嚴格限制，并對其進行仔細的時序驗證。

另一種常用的時鐘技術就是可變頻率時鐘。它根據(jù)系統(tǒng)性能要求，配置適當?shù)臅r鐘頻率以避免不必要的功耗。門控時鐘實際上是可變頻率時鐘的一種極限情況(即只有零和最高頻率兩種值)，因此，可變頻率時鐘比門控時鐘技術更加有效，但需要系統(tǒng)內(nèi)嵌時鐘產(chǎn)生模塊PLL，增加了設計復雜度。去年Intel公司推出的采用先進動態(tài)功耗控制技術的Montecito處理器，就利用了變頻時鐘系統(tǒng)。該芯片內(nèi)嵌一個高精度數(shù)字電流表，利用封裝上的微小電壓降計算總電流;通過內(nèi)嵌的一個32位微處理器來調整主頻，達到64級動態(tài)功耗調整的目的，大大降低了功耗。

3) 并行結構與流水線技術

并行結構的原理是通過犧牲面積來降低功耗。將一個功能模塊復制為n(n≥2)個相同的模塊，這些模塊并行計算后通過數(shù)據(jù)選擇器選擇輸出，采用二分頻的并行結構。

并行設計后，由于有多個模塊同時工作，提高了吞吐能力，可以把每個模塊的速度降低為原來的l/n。根據(jù)延時和工作電壓的線性關系，工作電壓可以相應降低為原來的l/n，電容增大為原來的n倍，工作頻率降低為原來的l/n，根據(jù)式(1)功耗降低為原來的1/n2。并行設計的關鍵是算法設計，一般算法中并行計算的并行度往往比較低，并行度高的算法比較難開發(fā)。例如:若原模塊的功耗為P=a×CL×V2dd×f，采用二分頻結構，由于增加了一個模塊和數(shù)據(jù)選擇器，整個電容負載為2.2CL，工作頻率為f/2，工作電壓可以降為O.6 V，則其功耗為:

由此可見，二分頻并行結構在保持原有電路性能的同時降低了60%的功耗。

流水線技術本質上也是一種并行。把某一功能模塊分成n個階段進行流水作業(yè)，每個階段由一個子模塊來完成，在子模塊之間插入寄存器，如圖5所示。若工作頻率不變，對某個模塊的速度要求僅為原來的1/n，則工作電壓可以降低為原來的1/n，電容的變化不大(寄存器面積占的比例很小)，功耗可降低為原來的1/n2，面積基本不變，但增加了控制的復雜度。例如，若原模塊的功耗為P=α×C1×V2dd×f，采用流水線技術，由于增加了寄存器，整個電容負載為1.2CL，工作頻率不變，工作電壓降為0.6 V，則其功耗為

:

由此可見，流水線技術能顯著降低系統(tǒng)功耗。

通過流水線技術和并行結構降低功耗的前提是電路工作電壓可變。如果工作電壓固定，則這兩種方法只能提高電路的工作速度，并相應地增加了電路的功耗。在深亞微米工藝下，工作電壓已經(jīng)比較接近閾值電壓，為了使工作電壓有足夠的下降空間，應該降低闊值電壓;但是隨著閾值電壓的降低，亞閾值電流將呈指數(shù)增長，靜態(tài)功耗迅速增加。因此，電壓的下降空間有限。

4) 低功耗單元庫

設計低功耗單元庫是降低功耗的一個重要方法，包括調整單元尺寸、改進電路結構和版圖設計。用戶可以根據(jù)負載電容和電路延時的需要選擇不同尺寸的電路來實現(xiàn)，這樣會導致不同的功耗，因此可以根據(jù)需要設計不同尺寸的單元。同時，為常用的單元選擇低功耗的實現(xiàn)結構，如觸發(fā)器、鎖存器和數(shù)據(jù)選擇器等。

5) 低功耗狀態(tài)機編碼

狀態(tài)機編碼對信號的活動性具有重要影響，通過合理選擇狀態(tài)機狀態(tài)的編碼方法，減少狀態(tài)切換時電路的翻轉，可以降低狀態(tài)機的功耗。其原則是:對于頻繁切換的相鄰狀態(tài)，盡量采用相鄰編碼。例如:Gray碼在任何兩個連續(xù)的編碼之間只有一位的數(shù)值不同，在設計計數(shù)器時，使用Gray碼取代二進制碼，則計數(shù)器的改變次數(shù)幾乎減少一半，顯著降低了功耗;在訪問相鄰的地址空間時，其跳變次數(shù)顯著減少，有效地降低了總線功耗。

6) Cache的低功耗設計

作為現(xiàn)代微處理器中的重要部件，Cache的功耗約占整個芯片功耗的30%~60%，因此設計高性能、低功耗的Cach結構，對降低微處理器的功耗有明顯作用。Cache低功耗設計的關鍵在于降低失效率，減少不必要的操作。通常用來降低Cache功耗的方法有以下兩種:一種是從存儲器的結構出發(fā)，設計低功耗的存儲器，例如采用基于CAM的Cache結構;另一種是通過減少對Cache的訪問次數(shù)來降低功耗。

以上主要是從硬件的角度來實現(xiàn)功耗的降低。除了硬件方法，通過軟件方面的優(yōu)化，也能顯著地降低功耗。例如:在Crusoe處理器中，采用高效的超長指令(VLIW)、代碼融合(Code Morphing)技術、LongRun電源管理技術和RunCooler工作溫度自動調節(jié)等創(chuàng)新技術，獲得了良好的低功耗效果。

在嵌入式系統(tǒng)的設計中，低功耗設計(Low-Power Design)是許多設計人員必須面對的問題。

1)選用節(jié)能的微處理器 同樣的工作狀態(tài)，電源電壓不同，功耗是非線性增加的。

我們是在CPU的性能(Performance)和功耗(Power Consumption)方面進行比較和選擇。通?？梢圆捎妹繄?zhí)行1M次指令所消耗的能量來進行衡量，即Watt/MIPS。但是，這僅僅是一個參考指標，實際上各個CPU的體系結構相差很大，衡量性能的方式也不盡相同，所以，我們還應該進一步分析一些細節(jié)。 我們把CPU的功率消耗分為兩大部分:內(nèi)核消耗功率PCORE和外部接口控制器消耗功率PI/O，總的功率等于兩者之和，即P=PCORE+PI /O。對于PCORE，關鍵在于其供電電壓和時鐘頻率的高低;對于PI/O來講，除了留意各個專門I/O控制器的功耗外，還必須關注地址和數(shù)據(jù)總線寬度。

2)盡量選用CMOS集成電路 CMOS集成電路(Complementary Metal Oxide Semiconductor)即互補金屬-氧化物-半導體集成電路，它最大的優(yōu)點是微功耗(靜態(tài)功耗幾乎為零)，其次的優(yōu)點是輸出邏輯電平擺幅大，因而抗干擾能力強，同時它的工作溫度范圍也寬，因此CMOS電路一開始出現(xiàn)就和低功耗便攜式儀器儀表結下了不解之緣。

3)、采用電池低電壓供電 系統(tǒng)功耗和系統(tǒng)的供電電壓存在著一定的函數(shù)關系。供電電壓越高，系統(tǒng)功耗也就越大。目前已經(jīng)出現(xiàn)了不少低電壓供電(小于4.5V)的單片機及其外圍電路，工作電壓可低至1.8V。在1.8V~6V之間均可正常工作，而且對于測量精度沒有影響。 在設計開發(fā)中要注意，單片機電源電壓可以從6V降到1.8V，工作期間電壓可以在該范圍波動，但是國內(nèi)的仿真器還達不到這個要求，一般都在5V下仿真工作。這時候的仿真和真正的工作狀態(tài)是有區(qū)別的，所以單片機系統(tǒng)設計完之后一定要進行低電壓測試，避免仿真時可以用，實際應用時出現(xiàn)問題。

4)、盡量使用"高速低頻"工作方式 低功耗單片微機系統(tǒng)中幾乎全部采用的是CMOS器件，而CMOS集成電路由自己的結構所決定，它靜態(tài)功耗幾乎為零，僅在邏輯狀態(tài)發(fā)生轉換期間，電路有電流流過。所以它的動態(tài)功耗和它的邏輯轉換頻率成正比，和電路的邏輯狀態(tài)轉換時間成正比。所以，CMOS集成電路從降低功耗的角度上來說應當快速轉換，低頻率地工作。

5)、充分利用微控制器上集成的功能 微控制器已經(jīng)將許多硬件集成到一塊芯片之中，使用這些功能比用擴展方式擴展外圍電路要有效得多。首先單片化的成本要比使用擴展方式低，而且性能更好。如外圍器件的驅動電壓很難降低到微控制器芯片的水平，微控制器可以降低到1.8V，外圍電路降到3V恐怕有相當多的芯片就會工作不穩(wěn)定，而微控制器內(nèi)部集成的硬件卻可以有更好的電壓適應能力。

6)、選用低功耗高效率的外圍器件和電路 在必須選擇使用某些外圍器件時，盡可能選擇低功耗、低電壓、高效率的外圍器件，象LCD液晶顯示器、EEPROM等，這樣是為了降低系統(tǒng)的總體功耗。此外還盡量選用低功耗及高效率的電路形式。低功耗的電路以低功耗為主要技術指標，它不盲目追求高速度和大的驅動能力，以滿足要求為限度，因而電路的工作電流都比較小。

低功耗設計足一個復雜的綜合性課題，就流程而言，包括功耗建模、評估以及優(yōu)化等；就設計抽象層次而言，包括自系統(tǒng)級至版圖級的所有抽象層次。同時，功耗優(yōu)化與系統(tǒng)速度和面積等指標的優(yōu)化密切相關，需要折中考慮。

動態(tài)功耗與工作電壓的平方成正比，功耗可隨著工作電壓的降低以二次方的速度降低，因此降低工作電壓是降低功耗的有力措施。但是，僅僅降低工作電壓會導致傳播延遲加大，執(zhí)行時間變長。然而，系統(tǒng)負載是隨時間變化的，因此并不需要微處理器所有時刻都保持高性能。動態(tài)電壓調節(jié)DVS(Dynarnic Voltage Scaling)技術降低功耗的主要思路是根據(jù)芯片工作狀態(tài)改變功耗管理模式，從而在保證性能的基礎上降低功耗。在不同模式下，工作電壓可以進行調整。為了精確地控制DVS，需要采用電壓調度模塊來實時改變工作電壓，電壓調度模塊通過分析當前和過去狀態(tài)下系統(tǒng)工作情況的不同來預測電路的工作負荷。

在微處理器中，很大一部分功耗來自時鐘。時鐘是惟一在所有時間都充放電的信號，而且很多情況下引起不必要的門的翻轉，因此降低時鐘的開關活動性可以對降低整個系統(tǒng)的功耗產(chǎn)生很大的影響。門控時鐘包括門控邏輯模塊時鐘和門控寄存器時鐘。門控邏輯模塊時鐘對時鐘網(wǎng)絡進行劃分，如果在當前的時鐘周期內(nèi)，系統(tǒng)沒有用到某些邏輯模塊，則暫時切斷這些模塊的時鐘信號，從而明顯地降低開關功耗。門控寄存器時鐘的原理是當寄存器保持數(shù)據(jù)時，關閉寄存器時鐘，以降低功耗。然而，門控時鐘易引起毛刺，必須對信號的時序加以嚴格限制，并對其進行仔細的時序驗證。

另一種常用的時鐘技術就是可變頻率時鐘。它根據(jù)系統(tǒng)性能要求，配置適當?shù)臅r鐘頻率以避免不必要的功耗。門控時鐘實際上是可變頻率時鐘的一種極限情況(即只有零和最高頻率兩種值)，因此，可變頻率時鐘比門控時鐘技術更加有效，但需要系統(tǒng)內(nèi)嵌時鐘產(chǎn)生模塊PLL，增加了設計復雜度。Intel公司推出的采用先進動態(tài)功耗控制技術的Montecito處理器，就利用了變頻時鐘系統(tǒng)。該芯片內(nèi)嵌一個高精度數(shù)字電流表，利用封裝上的微小電壓降計算總電流；通過內(nèi)嵌的一個32位微處理器來調整主頻，達到64級動態(tài)功耗調整的目的，大大降低了功耗。

并行結構的原理是通過犧牲面積來降低功耗。將一個功能模塊復制為n(n≥2)個相同的模塊，這些模塊并行計算后通過數(shù)據(jù)選擇器選擇輸出，采用二分頻的并行結構。

并行設計后，由于有多個模塊同時工作，提高了吞吐能力，可以把每個模塊的速度降低為原來的l/n。根據(jù)延時和工作電壓的線性關系，工作電壓可以相應降低為原來的l／n，電容增大為原來的n倍，工作頻率降低為原來的l／n，根據(jù)式(1)功耗降低為原來的1／n2。并行設計的關鍵是算法設計，一般算法中并行計算的并行度往往比較低，并行度高的算法比較難開發(fā)。例如：若原模塊的功耗為P=a×CL×V2dd×f，采用二分頻結構，由于增加了一個模塊和數(shù)據(jù)選擇器，整個電容負載為2．2CL，工作頻率為f/2，工作電壓可以降為O．6 V。由此可見，二分頻并行結構在保持原有電路性能的同時降低了60％的功耗。

流水線技術本質上也是一種并行。把某一功能模塊分成n個階段進行流水作業(yè)，每個階段由一個子模塊來完成，在子模塊之間插入寄存器。若工作頻率不變，對某個模塊的速度要求僅為原來的1／n，則工作電壓可以降低為原來的1／n，電容的變化不大(寄存器面積占的比例很小)，功耗可降低為原來的1／n2，面積基本不變，但增加了控制的復雜度。例如，若原模塊的功耗為P=α×C1×V2dd×f，采用流水線技術，由于增加了寄存器，整個電容負載為1．2CL，工作頻率不變，工作電壓降為0．6 V。由此可見，流水線技術能顯著降低系統(tǒng)功耗。

通過流水線技術和并行結構降低功耗的前提是電路工作電壓可變。如果工作電壓固定，則這兩種方法只能提高電路的工作速度，并相應地增加了電路的功耗。在深亞微米工藝下，工作電壓已經(jīng)比較接近閾值電壓，為了使工作電壓有足夠的下降空間，應該降低闊值電壓；但是隨著閾值電壓的降低，亞閾值電流可能呈指數(shù)增長，靜態(tài)功耗迅速增加。因此，電壓的下降空間有限。

設計低功耗單元庫是降低功耗的一個重要方法，包括調整單元尺寸、改進電路結構和版圖設計。用戶可以根據(jù)負載電容和電路延時的需要選擇不同尺寸的電路來實現(xiàn)，這樣會導致不同的功耗，因此可以根據(jù)需要設計不同尺寸的單元。同時，為常用的單元選擇低功耗的實現(xiàn)結構，如觸發(fā)器、鎖存器和數(shù)據(jù)選擇器等。

狀態(tài)機編碼對信號的活動性具有重要影響，通過合理選擇狀態(tài)機狀態(tài)的編碼方法，減少狀態(tài)切換時電路的翻轉，可以降低狀態(tài)機的功耗。其原則是：對于頻繁切換的相鄰狀態(tài)，盡量采用相鄰編碼。例如：Gray碼在任何兩個連續(xù)的編碼之間只有一位的數(shù)值不同，在設計計數(shù)器時，使用Gray碼取代二進制碼，則計數(shù)器的改變次數(shù)幾乎減少一半，顯著降低了功耗；在訪問相鄰的地址空間時，其跳變次數(shù)顯著減少，有效地降低了總線功耗。

作為現(xiàn)代微處理器中的重要部件，Cache的功耗約占整個芯片功耗的30％～60％，因此設計高性能、低功耗的Cach結構，對降低微處理器的功耗有明顯作用。Cache低功耗設計的關鍵在于降低失效率，減少不必要的操作。通常用來降低Cache功耗的方法有以下兩種：一種是從存儲器的結構出發(fā)，設計低功耗的存儲器，例如采用基于CAM的Cache結構；另一種是通過減少對Cache的訪問次數(shù)來降低功耗。

以上主要是從硬件的角度來實現(xiàn)功耗的降低。除了硬件方法，通過軟件方面的優(yōu)化，也能顯著地降低功耗。例如：在Crusoe處理器中，采用高效的超長指令(VLIW)、代碼融合(Code Morphing)技術、LongRun電源管理技術和RunCooler工作溫度自動調節(jié)等創(chuàng)新技術，獲得了良好的低功耗效果。