[通態(tài)]閾值電壓

《電氣工程名詞》。 2100433B

1998年經(jīng)全國(guó)科學(xué)技術(shù)名詞審定委員會(huì)審定發(fā)布。

如MOS管，當(dāng)器件由耗盡向反型轉(zhuǎn)變時(shí)，要經(jīng)歷一個(gè) Si 表面電子濃度等于空穴濃度的狀態(tài)。此時(shí)器 件處于臨界導(dǎo)通狀態(tài)，器件的柵電壓定義為閾值電壓，它是MOSFET的重要參數(shù)之一 。MOS管的閾值電壓等于背柵（backgate）和源極（source）接在一起時(shí)形成溝道（channel）需要的柵極（gate）對(duì)source偏置電壓。如果柵極對(duì)源極偏置電壓小于閾值電壓，就沒(méi)有溝道（channel）。

符號(hào)：VTM

英文單詞參數(shù): Peak on-state voltage drop

含義:

指器件通過(guò)規(guī)定正向峰值電流IFM(整流管)或通態(tài)峰值電流ITM(晶閘管)時(shí)的峰值電壓也稱峰值壓降該參數(shù)直接反映了器件的通態(tài)損耗特性影響著器件的通態(tài)電流額定能力。

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一個(gè)特定的晶體管的閾值電壓和很多因素有關(guān)，包括backgate的摻雜，電介質(zhì)的厚度，柵極材質(zhì)和電介質(zhì)中的過(guò)剩電荷。

閾值電壓背柵的摻雜

背柵（backgate）的摻雜是決定閾值電壓的主要因素。如果背柵摻雜越重，它就越難反轉(zhuǎn)。要反轉(zhuǎn)就要更強(qiáng)的電場(chǎng)，閾值電壓就上升了。MOS管的背柵摻雜能通過(guò)在介電層表面下的稍微的implant來(lái)調(diào)整。這種implant被叫做閾值調(diào)整implant（或Vt調(diào)整implant）?？紤]一下Vt調(diào)整implant對(duì)NMOS管的影響。如果implant是由受主組成的，那么硅表面就更難反轉(zhuǎn)，閾值電壓也升高了。如果implant是由施主組成的，那么硅表面更容易反轉(zhuǎn)，閾值電壓下降。如果注入的donors夠多，硅表面實(shí)際上就反向摻雜了。這樣，在零偏置下就有了一薄層N型硅來(lái)形成永久的溝道（channel）。隨著柵極偏置電壓的上升，溝道變得越來(lái)越強(qiáng)的反轉(zhuǎn)。隨著柵極偏置電壓的下降，溝道變的越來(lái)越弱，最后消失了。這種NMOS管的閾值電壓實(shí)際上是負(fù)的。這樣的晶體管稱為耗盡模式NMOS，或簡(jiǎn)單的叫做耗盡型NMOS。相反，一個(gè)有正閾值電壓的的NMOS叫做增強(qiáng)模式NMOS，或增強(qiáng)型NMOS。絕大多數(shù)商業(yè)化生產(chǎn)的MOS管是增強(qiáng)型器件，但也有一些應(yīng)用場(chǎng)合需要耗盡型器件。耗盡型PMOS也能被生產(chǎn)出來(lái)。這樣的器件的閾值電壓是正的。耗盡型的器件應(yīng)該盡量的被明確的標(biāo)識(shí)出來(lái)。不能靠閾值電壓的正負(fù)符號(hào)來(lái)判斷，因?yàn)橥ǔＴS多工程師忽略閾值電壓的極性。因此，應(yīng)該說(shuō)“閾值電壓為0.7V的耗盡型PMOS”而不是閾值電壓為0.7V的PMOS。很多工程師會(huì)把后者解釋為閾值電壓為-0.7V的增強(qiáng)型PMOS而不是閾值電壓為 0.7V的耗盡型PMOS。明白無(wú)誤的指出是耗盡型器件可以省掉很多誤會(huì)的可能性。

閾值電壓電介質(zhì)

電介質(zhì)在決定閾值電壓方面也起了重要作用。厚電介質(zhì)由于比較厚而削弱了電場(chǎng)。所以厚電介質(zhì)使閾值電壓上升，而薄電介質(zhì)使閾值電壓下降。理論上，電介質(zhì)成分也會(huì)影響電場(chǎng)強(qiáng)度。而實(shí)際上，幾乎所有的MOS管都用純二氧化硅作為gate dielectric。這種物質(zhì)可以以極純的純度和均勻性生長(zhǎng)成非常薄的薄膜；其他物質(zhì)跟它都不能相提并論。因此其他電介質(zhì)物質(zhì)只有很少的應(yīng)用。（也有用高介電常數(shù)的物質(zhì)比如氮化硅作為gate dielectric的器件。有些作者把所有的MOS類(lèi)晶體管，包括非氧化物電介質(zhì)，稱為insulated-gate field effect transistor（IGFET））

閾值電壓柵極的物質(zhì)成分

柵極（gate）的物質(zhì)成分對(duì)閾值電壓也有所影響。如上所述，當(dāng)GATE和BACKGATE短接時(shí)，電場(chǎng)就施加在gate oxide上。這主要是因?yàn)镚ATE和BACKGATE物質(zhì)之間的work function差值造成的。大多數(shù)實(shí)際應(yīng)用的晶體管都用重?fù)诫s的多晶硅作為gate極。改變多晶硅的摻雜程度就能控制它的work function。

閾值電壓介電層與柵極界面上過(guò)剩的電荷

GATE OXIDE或氧化物和硅表面之間界面上過(guò)剩的電荷也可能影響閾值電壓。這些電荷中可能有離子化的雜質(zhì)原子，捕獲的載流子，或結(jié)構(gòu)缺陷。電介質(zhì)或它表面捕獲的電荷會(huì)影響電場(chǎng)并進(jìn)一步影響閾值電壓。如果被捕獲的電子隨著時(shí)間，溫度或偏置電壓而變化，那么閾值電壓也會(huì)跟著變化。2100433B