EDA技術(shù)及應(yīng)用教程

前言

第1章 概述

1.1 EDA技術(shù)的發(fā)展

1.2 EDA技術(shù)的主要內(nèi)容

1.2.1 可編程邏輯器件

1.2.2 硬件描述語言

1.2.3 EDA軟件開發(fā)工具

1.2.4 實(shí)驗(yàn)開發(fā)系統(tǒng)

1.3 EDA技術(shù)的設(shè)計(jì)流程

1.3.1 設(shè)計(jì)輸入

1.3.2 邏輯綜合

1.3.3 目標(biāo)器件的適配

1.3.4 目標(biāo)器件的編程/下載

1.3.5 設(shè)計(jì)過程中的仿真

1.3.6 硬件仿真/硬件測(cè)試

1.4 EDA技術(shù)的設(shè)計(jì)方法

1.5 習(xí)題

第2章 可編程邏輯器件

2.1 簡(jiǎn)單PLD的基本結(jié)構(gòu)

2.2 CPLD的基本結(jié)構(gòu)

2.3 FPCA的基本結(jié)構(gòu)

2.4 可編程邏輯器件產(chǎn)品簡(jiǎn)介

2.4.1 Ahera系列產(chǎn)品

2.4.2 Xilinx系列產(chǎn)品

2.4.3 Lattice系列產(chǎn)品

2.5 習(xí)題

第3章 硬件描述語言VHDL

3.1 VHDL簡(jiǎn)介

3.1.1 VHDL的發(fā)展及特點(diǎn)

3.1.2 傳統(tǒng)設(shè)計(jì)與VHDL設(shè)計(jì)對(duì)照

3.2 VHDL程序的基本結(jié)構(gòu)

3.2.1 VHDL程序的基本單元與構(gòu)成

3.2.2 實(shí)體

3.2.3 結(jié)構(gòu)體

3.2.4 程序包.庫和配置

3.3 VHDL的語法要素

3.3.1 VHDL文字規(guī)則

3.3.2 VHDL數(shù)據(jù)對(duì)象

3.3.3 VHDL數(shù)據(jù)類型

3.3.4 運(yùn)算操作符

3.4 VHDL結(jié)構(gòu)體的描述方式

3.4.1 順序描述語句

3.4.2 并行描述語句

3.4.3 屬性描述語句

3.5 VHDL設(shè)計(jì)邏輯電路的基本思想和方法

3.5.1 邏輯函數(shù)表達(dá)式方法

3.5.2 真值表方法

3.5.3 電路連接描述方法

3.5.4 不完整條件語句方法

3.5.5 層次化設(shè)計(jì)方法

3.6 習(xí)題

第4章 用VHDL程序?qū)崿F(xiàn)常用邏輯電路

4.1 組合邏輯電路設(shè)計(jì)

4.1.1 基本邏輯門

4.1.2 三態(tài)門

4.1.3 3-8譯碼器

4.1.4 優(yōu)先編碼器

4.1.5 7段碼譯碼器

4.1.6 二-十進(jìn)制BCD譯碼器

4.1.7 多位加(減)法器

4.2 時(shí)序邏輯電路設(shè)計(jì)

4.2.1 觸發(fā)器

4.2.2 計(jì)數(shù)器

4.2.3 分頻器

4.2.4 移位寄存器

4.3 狀態(tài)機(jī)邏輯電路設(shè)計(jì)

4.3.1 一般狀態(tài)機(jī)的設(shè)計(jì)

4.3.2 狀態(tài)機(jī)的應(yīng)用

4.4 習(xí)題

第5章 EDA開發(fā)軟件及應(yīng)用

5.1 QuartusII軟件簡(jiǎn)介

5.2 QuartusII軟件的安裝

5.2.1 系統(tǒng)要求

5.2.2 安裝操作

5.2.3 安裝許可證

5.3 QuartusII設(shè)計(jì)輸入

5.3.1 文本設(shè)計(jì)輸入方式

5.3.2 原理圖設(shè)計(jì)輸入方式

5.3.3 混合輸入方式

5.4 QuartusII設(shè)計(jì)編譯

5.4.1 編譯前的設(shè)置

5.4.2 全程編譯

5.5 QuartusII設(shè)計(jì)仿真

5.5.1 創(chuàng)建波形文件

5.5.2 創(chuàng)建輸入輸出向量

5.5.3 設(shè)置仿真時(shí)間

5.5.4 設(shè)置輸入信號(hào)

5.5.5 波形仿真

5.6 QuartusII器件編程

5.6.1 引腳設(shè)置和下載

5.6.2 器件編程下載

5.7 Max+plusII軟件簡(jiǎn)介

5.7.1 設(shè)計(jì)輸入

5.7.2 設(shè)計(jì)編譯

5.7.3 設(shè)計(jì)校驗(yàn)

5.7.4 器件編程

5.8 轉(zhuǎn)化Max+PlusII工程文件

5.9 習(xí)題

第6章 EDA仿真技術(shù)應(yīng)用實(shí)例

6.1 帶使能和片選端的16:4線優(yōu)先編碼器設(shè)計(jì)

6.1.1 原理分析

6.1.2 程序設(shè)計(jì)

6.1.3 編譯仿真

6.2 7段顯示譯碼器設(shè)計(jì)

6.2.1 原理分析

6.2.2 程序設(shè)計(jì)

6.2.3 編譯仿真

6.3 帶異步清零端的12位二進(jìn)制全加器設(shè)計(jì)

6.3.1 原理分析

6.3.2 程序設(shè)計(jì)

6.3.3 編譯仿真

6.4 帶異步清零/置位端的Ⅸ觸發(fā)器設(shè)計(jì)

6.4.1 原理分析

6.4.2 程序設(shè)計(jì)

6.4.3 編譯仿真

6.5 4位鎖存器設(shè)計(jì)

6.5.1 原理分析

6.5.2 程序設(shè)計(jì)

6.5.3 編譯仿真

6.6 32進(jìn)制多樣型計(jì)數(shù)器設(shè)計(jì)

6.6.1 原理分析

6.6.2 程序設(shè)計(jì)

6.6.3 編譯仿真

6.7 8位多樣型移位寄存器設(shè)計(jì)

6.7.1 原理分析

6.7.2 程序設(shè)計(jì)

6.7.3 編譯仿真

6.8 Moore狀態(tài)機(jī)的設(shè)計(jì)

6.8.1 原理分析

6.8.2 程序設(shè)計(jì)

6.8.3 編譯仿真

6.9 Mealy狀態(tài)機(jī)的設(shè)計(jì)

6.9.1 原理分析

6.9.2 程序設(shè)計(jì)

6.9.3 編譯仿真

6.1 0習(xí)題

第7章 QuanusII中的宏功能模塊及應(yīng)用

7.1 QuartusII宏功能模塊概述

7.1.1 宏功能模塊與LPM函數(shù)

7.1.2 知識(shí)產(chǎn)權(quán)IP核

7.2 宏功能模塊定制管理器

7.2.1 宏功能模塊定制管理器的使用

7.2.2 宏功能模塊定制管理器的文件

7.3 宏功能模塊的應(yīng)用

7.3.1 arithmetic宏功能模塊

7.3.2 gates宏功能模塊

7.3.3 10組件宏功能模塊的使用

7.3.4 storage宏功能模塊的使用

7.4 宏功能模塊的例化

7.5 習(xí)題

第8章 常見EDA設(shè)計(jì)中的工程問題

8.1 建立時(shí)間和保持時(shí)間

8.2 競(jìng)爭(zhēng)和冒險(xiǎn)

8.2.1 PLD內(nèi)部毛刺產(chǎn)生的原因

8.2.2 毛刺消除

8.3 EDA設(shè)計(jì)中的同步電路

8.3.1 同步電路與異步電路

8.3.2 同步清除和置位信號(hào)

8.4 時(shí)鐘問題

8.5 面積與速度之間的關(guān)系

8.5.1 串并轉(zhuǎn)換

8.5.2 流水線操作

8.6 低功耗設(shè)計(jì)原則

8.7 數(shù)字系統(tǒng)設(shè)計(jì)中可編程器件的選擇原則

8.7.1 從系統(tǒng)設(shè)計(jì)角度的目標(biāo)器件選擇原則

8.7.2 從器件資源角度的目標(biāo)器件選擇原則

8.7.3 從器件管腳來確定

8.8 習(xí)題

第9章 EDA技術(shù)工程應(yīng)用實(shí)例

9.1 交通燈控制器的設(shè)計(jì)

9.1.1 原理分析

9.1.2 程序設(shè)計(jì)

9.1.3 編譯仿真

9.2 4X5矩陣鍵盤設(shè)計(jì)

9.2.1 原理分析

9.2.2 程序設(shè)計(jì)

9.2.3 編譯仿真

9.3 數(shù)字電子鐘設(shè)計(jì)

9.3.1 原理分析

9.3.2 程序設(shè)計(jì)

9.3.3 編譯仿真

9.4 6位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)

9.4.1 原理分析

9.4.2 程序設(shè)計(jì)

9.4.3 編譯仿真

9.5 數(shù)字波形產(chǎn)生器設(shè)計(jì)

9.5.1 原理分析

9.5.2 程序設(shè)計(jì)

9.5.3 編譯仿真

9.6 10層全自動(dòng)電梯控制器設(shè)計(jì)

9.6.1 原理分析

9.6.2 程序設(shè)計(jì)

9.6.3 編譯仿真

9.7 17階線性相位FIR濾波器設(shè)計(jì)

9.7.1 原理分析

9.7.2 程序設(shè)計(jì)

9.7.3 編譯仿真

9.8 習(xí)題

參考文獻(xiàn)

……

該書主要介紹EDA技術(shù)的基本概念、應(yīng)用特點(diǎn)、可編程邏輯器件、硬件描述語言(VHDL)及常用邏輯單元電路的VHDL編程技術(shù);以及EDA技術(shù)的開發(fā)過程、開發(fā)工具軟件Quartus Ⅱ的使用、EDA設(shè)計(jì)過程中常見工程問題的處理等。《EDA技術(shù)及應(yīng)用教程》從教學(xué)和應(yīng)用的角度出發(fā)，首先介紹了EDA技術(shù)的基本概念、應(yīng)用特點(diǎn)、可編程邏輯器件、硬件描述語言(VHDL)及常用邏輯單元電路的VHDL編程技術(shù);然后，以EDA應(yīng)用為目的，通過EDA實(shí)例詳細(xì)介紹了EDA技術(shù)的開發(fā)過程、開發(fā)工具軟件Quartus Ⅱ的使用、EDA設(shè)計(jì)過程中常見工程問題的處理;最后，介紹了工程中典型的EDA設(shè)計(jì)實(shí)例。

《EDA技術(shù)及應(yīng)用教程》各章節(jié)均配有習(xí)題及設(shè)計(jì)實(shí)例練習(xí)，便于讀者學(xué)習(xí)和教學(xué)使用。

《EDA技術(shù)及應(yīng)用教程》可作為高等院校電子、通信、自動(dòng)化及計(jì)算機(jī)等專業(yè)EDA應(yīng)用技術(shù)的教學(xué)用書，也可作為高職院校相關(guān)專業(yè)的教學(xué)參考用書。

《EDA技術(shù)與應(yīng)用教程》是全國(guó)高職高專教育電子電氣類專業(yè)規(guī)劃教材之一。

《EDA技術(shù)及應(yīng)用:VHDL版(第3版)》內(nèi)容分為五個(gè)部分，前四部分為正文，共七章，第五部分為附錄。第一部分概括地闡述了EDA技術(shù)及應(yīng)用的有關(guān)問題(第1章);第二部分比較全面地介紹了EDA技術(shù)的主要內(nèi)容，包括EDA的物質(zhì)基礎(chǔ)--Lattice、Altera和Xilinx公司主流大規(guī)模可編程邏輯器件FPGA/CPL.D的品種規(guī)格、性能參數(shù)、組成結(jié)構(gòu)及原理(第2章)，EDA的主流表達(dá)方式--VHDL，的編程基礎(chǔ)(第3章)，EDA的設(shè)計(jì)開發(fā)軟件--QutrtusII8.0、ISESuite10.1、ispl..EVER8.1、Synpli母PRO7.6、ModelSimSE6.0等五個(gè)常用EDA工具軟件的安裝與使用(第4章)，EDA的實(shí)驗(yàn)開發(fā)系統(tǒng)--通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本組成、工作原理、性能指標(biāo)及GW48型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的結(jié)構(gòu)及使用方法(第5章);第三部分提供了12個(gè)綜合性的EDA應(yīng)用設(shè)計(jì)實(shí)例(第6章)，包括數(shù)字信號(hào)處理、智能控制、神經(jīng)網(wǎng)絡(luò)中經(jīng)常用到的高速PID控制器、FIR濾波器、CORDIC算法的應(yīng)用等實(shí)例;第四部分是EDA技術(shù)實(shí)驗(yàn)(第7章);第五部分是附錄，包括常用FPGA/CPID管腳圖、利用WWW進(jìn)行EDA資源的檢索等內(nèi)容。

《EDA技術(shù)及應(yīng)用:VHDL版(第3版)》可供高等院校電子工程、通信工程、自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等信息工程類及相近專業(yè)的本科生或研究生使用，也可作為相關(guān)人員的自學(xué)參考書。

《EDA技術(shù)及應(yīng)用:VHDL版(第3版)》配有電子教案，有需要者可登錄出版社網(wǎng)站下載。

第1章 EDA技術(shù)概述

1.1 EDA技術(shù)及其發(fā)展

1.2 EDA技術(shù)的主要內(nèi)容

1.3 EDA的設(shè)計(jì)流程

1.4 常用EDA工具

本章小結(jié)

思考練習(xí)

第2章 可編程邏輯器件

2.1 可編程邏輯器件概述

2.1.1 可編程邏輯器件的基本結(jié)構(gòu)

2.1.2 可編程邏輯器件的發(fā)展歷程

2.1.3 可編程邏輯器件的分類

2.1.4 CPLD與FPGA比較

2.2 CPLD的實(shí)現(xiàn)原理與典型結(jié)構(gòu)

2.2.1 CPLD的邏輯實(shí)現(xiàn)原理

2.2.2 典型CPLD器件簡(jiǎn)介--MAX3000A

2.3 FPGA的實(shí)現(xiàn)原理與典型結(jié)構(gòu)

2.3.1 FPGA的邏輯實(shí)現(xiàn)原理

2.3.2 典型FPGA器件簡(jiǎn)介--Cyclone

2.4 FPGA/CPLD產(chǎn)品概述

2.4.1 FPGA/CPLD產(chǎn)品主要廠商

2.4.2 Altera公司的可編程邏輯器件

2.4.3 Xilinx公司的可編程邏輯器件

2.4.4 Lattice公司的可編程邏輯器件

2.4.5 FPGA/CPLD的開發(fā)應(yīng)用選擇

2.5 FPGA/CPLD器件的配置與編程

2.5.1 配置與編程工藝

2.5.2 下載電纜與接口

2.5.3 編程與配置模式

2.5.4 FPGA的配置方式

本章小結(jié)

思考練習(xí)

實(shí)訓(xùn)項(xiàng)目

第3章 QuartusⅡ應(yīng)用基礎(chǔ)

3.1 QuartusⅡ軟件概述

3.1.1 QuartusⅡ軟件簡(jiǎn)介

3.1.2 QuartusⅡ功能特點(diǎn)

3.1.3 QuartusⅡ界面預(yù)覽

3.1.4 QuartusⅡ授權(quán)許可

3.2 QuartusⅡ設(shè)計(jì)流程

3.3 QuartusⅡ設(shè)計(jì)實(shí)例

3.3.1 建立工程文件

3.3.2 設(shè)計(jì)文件輸入

3.3.3 編譯工程文件

3.3.4 建立仿真測(cè)試的矢量波形文件

3.3.5 仿真并觀察RTL電路

3.3.6 分配引腳

3.3.7 編程下載與硬件測(cè)試

本章小結(jié)

思考練習(xí)

實(shí)訓(xùn)項(xiàng)目

第4章 硬件描述語言VHDL

4.1 VHDL語言概述

4.1.1 VHDL簡(jiǎn)介

4.1.2 VHDL優(yōu)點(diǎn)

4.1.3 VHDL實(shí)例

4.2 VHDL程序結(jié)構(gòu)

4.2.1 實(shí)體

4.2.2 結(jié)構(gòu)體

4.2.3 庫

4.2.4 程序包

4.2.5 配置

4.3 VHDL語言要素

4.3.1 VHDL的文字規(guī)則

4.3.2 VHDL的數(shù)據(jù)對(duì)象

4.3.3 VHDL的數(shù)據(jù)類型

4.3.4 VHDL的操作符

4.3.5 VHDL的屬性

4.4 VHDL描述語句

4.4.1 順序描述語句

4.4.2 并行描述語句

4.5 VHDL描述風(fēng)格

4.5.1 行為描述

4.5.2 數(shù)據(jù)流描述

4.5.3 結(jié)構(gòu)描述

4.6 VHDL設(shè)計(jì)方法

4.6.1 電路模塊的劃分與工程文件夾的建立

4.6.2 設(shè)計(jì)底層電路模塊

4.6.3 設(shè)計(jì)電路頂層文件

4.6.4 編譯仿真頂層設(shè)計(jì)文件

4.6.5 下載頂層設(shè)計(jì)文件

本章小結(jié)

思考練習(xí)

實(shí)訓(xùn)項(xiàng)目

第5章 基本數(shù)字單元設(shè)計(jì)

5.1 組合邏輯電路設(shè)計(jì)

5.1.1 運(yùn)算電路設(shè)計(jì)

5.1.2 編碼器設(shè)計(jì)

5.1.3 譯碼器設(shè)計(jì)

5.1.4 數(shù)據(jù)選擇器設(shè)計(jì)

5.1.5 數(shù)據(jù)比較器設(shè)計(jì)

5.1.6 三態(tài)門及總線緩沖器設(shè)計(jì)

5.2 時(shí)序邏輯電路設(shè)計(jì)

5.2.1 觸發(fā)器設(shè)計(jì)

5.2.2 鎖存器設(shè)計(jì)

5.2.3 移位寄存器設(shè)計(jì)

5.2.4 計(jì)數(shù)器設(shè)計(jì)

5.3 狀態(tài)機(jī)設(shè)計(jì)

5.3.1 摩爾狀態(tài)機(jī)設(shè)計(jì)

5.3.2 米利狀態(tài)機(jī)設(shè)計(jì)

5.4 存儲(chǔ)器設(shè)計(jì)

5.4.1 只讀存儲(chǔ)器設(shè)計(jì)

5.4.2 隨機(jī)存儲(chǔ)器設(shè)計(jì)

本章小結(jié)

思考練習(xí)

實(shí)訓(xùn)項(xiàng)目

第6章 EDA技術(shù)綜合應(yīng)用

6.1 數(shù)字鐘的設(shè)計(jì)

6.1.1 設(shè)計(jì)要求

6.1.2 設(shè)計(jì)方案

6.1 _3模塊設(shè)計(jì)

6.1.4 仿真分析

6.2 數(shù)字頻率計(jì)的設(shè)計(jì)

6.2.1 設(shè)計(jì)要求

6.2.2 設(shè)計(jì)方案

6.2.3 模塊設(shè)計(jì)

6.2.4 仿真分析

6.3 函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)

6.3.1 設(shè)計(jì)要求

6.3.2 設(shè)計(jì)方案

6.3.3 模塊設(shè)計(jì)

6.3.4 仿真分析

6.4 交通信號(hào)燈控制器的設(shè)計(jì)

6.4.1 設(shè)計(jì)要求

6.4.2 設(shè)計(jì)方案

6.4.3 模塊設(shè)計(jì)

6.4.4 仿真分析

6.5 數(shù)字電壓表設(shè)計(jì)

6.5.1 設(shè)計(jì)要求

6.5.2 設(shè)計(jì)方案

6.5.3 模塊設(shè)計(jì)

6.5.4 仿真分析

6.6 出租車計(jì)費(fèi)系統(tǒng)

6.6.1 設(shè)計(jì)要求

6.6.2 設(shè)計(jì)方案

6.6.3 模塊設(shè)計(jì)

6.6.4 仿真分析

附錄 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)簡(jiǎn)介

附錄A GW48系列EDA/SOPC系統(tǒng)使用說明

A.1 GW48教學(xué)實(shí)驗(yàn)系統(tǒng)實(shí)驗(yàn)電路結(jié)構(gòu)圖

A.2 GW48結(jié)構(gòu)圖信號(hào)與芯片引腳對(duì)照表

附錄B AlteraDE2開發(fā)板使用方法

B.1 AlteraDE2開發(fā)板的結(jié)構(gòu)

B.2 DE2開發(fā)板與目標(biāo)芯片的引腳連接

參考答案

參考文獻(xiàn)