高速數字信號處理器結構與系統(tǒng)圖書目錄

第1章概述

1.1 數字信號處理技術

1.2 高速數字信號處理器的發(fā)展

1.2.1 數字信號處理器概況

1.2.2 DSPs簡介

1.2.3 DSPs的特點

1.2.4 DSP的性能及其評估標準

1.2.5 現代DSPs的結構

1.2.6 DSPs的發(fā)展趨勢

1.3 數字信號處理系統(tǒng)設計與開發(fā)

1.3.1 DSPs系統(tǒng)構成

1.3.2 DSPs的選擇

1.3.3 高速數字電路設計

1.3.4 高速數字電路調試

參考文獻

第2章 數字信號處理器結構

2.1 處理器

2.1.1 處理器構成

2.1.2 復雜指令集和精簡指令集處理器

2.1.3 高速數字信號處理器C6x系列的結構

2.2 指令控制單元和流水線

2.2.1 指令控制單元

2.2.2 指令流水線

2.3 處理單元及數據通道

2.3.1 算術邏輯單元

2.3.2 TMS320C6000的功能單元和數據通路

2.4 總線和存儲器結構

2.4.1 馮·諾依曼結構和哈佛結構

2.4.2 提高存儲器帶寬技術

2.4.3 存儲器的層次結構

2.5 高速緩沖存儲器Cache

2.5.1 存儲系統(tǒng)原理

2.5.2 Cache存儲系統(tǒng)及其基本工作原理

2.5.3 Cache映射方式

2.5.4 Cache替換策略

2.5.5 Cache的性能分析

2.5.6 TMS320C64xDSPs的兩級Cache結構

2.6 傳統(tǒng)DSPs結構

2.7 VLIW結構

2.8 SIMD結構

2.8.1 處理器的Flynn分類

2.8.2 SIMD處理器結構模型

2.8.3 ADSP21160和TigerSHARC的SIMD結構

2.9 中斷機制

2.9.1 中斷類型和中斷信號

2.9.2 中斷響應和控制

2.9.3 DSPs循環(huán)程序流控制

參考文獻

第3章 DSP軟件編程

3.1 指令系統(tǒng)

3.1.1 指令系統(tǒng)的基本概念

3.1.2 具有DSP特點的指令

3.1.3 TMS320C6000的指令系統(tǒng)

3.2 DSPs軟件開發(fā)集成環(huán)境

3.2.1 概述

3.2.2 代碼開發(fā)工具

3.2.3 代碼調試工具

3.2.4 實時操作系統(tǒng)(RTOS)

3.2.5 DSPs軟件開發(fā)環(huán)境中的其他工具

3.3 DSPs軟件開發(fā)工具

3.3.1 DSPs軟件開發(fā)流程

3.3.2 優(yōu)化編譯器

3.3.3 匯編器

3.3.4 連接器

3.3.5 其他軟件工具

3.3.6 TMS320C6000代碼生成工具的應用

3.4 DSPs程序的優(yōu)化

3.4.1 DSPs程序優(yōu)化的基礎

3.4.2 DSPs匯編程序優(yōu)化

3.4.3 DSPsC程序優(yōu)化

3.5 DSPs軟件的開發(fā)與調試

3.5.1 DSPs軟件的模塊

3.5.2 MATLAB?DSPs軟件開發(fā)

3.5.3 DSPs數據傳輸軟件的開發(fā)

3.5.4 實時嵌入式DSPs軟件調試

參考文獻

第4章 實時系統(tǒng)

4.1 實時系統(tǒng)概述

4.1.1 實時系統(tǒng)的可預測性

4.1.2 實時系統(tǒng)任務的分類

4.1.3 實時系統(tǒng)的模型

4.2 實時調度方法

4.2.1 時鐘驅動方法

4.2.2 優(yōu)先級驅動方法

4.2.3 加權輪轉方法

4.3 實時操作系統(tǒng)

4.3.1 DSP/BIOS

4.3.2 VxWorks

4.4 實時系統(tǒng)設計

參考文獻

第5章 數字信號處理器系統(tǒng)硬件設計

5.1 最小DSPs系統(tǒng)

5.1.1 最小配置DSPs系統(tǒng)和自加載

5.1.2 DSPs管腳和模式設置

5.2 CPU外部總線

5.2.1 CPU總線及訪問時序

5.2.2 總線協(xié)議

5.2.3 直接存儲器訪問DMA

5.3 模數轉換器ADC

5.3.1 離散化和數字化

5.3.2 ADC的性能指標及其測試

5.3.3 ADC與DSPs的接口

5.4 DSPs存儲器接口設計

5.4.1 存儲器的組成和分類

5.4.2 永久存儲存儲器

5.4.3 靜態(tài)隨機訪問存儲器(SRAM)

5.4.4 動態(tài)隨機訪問存儲器(DRAM)

5.4.5 DSPs與存儲器接口設計

5.5 輸入/輸出接口

5.6 外設

5.6.1 定時器

5.6.2 多通道緩沖串口

5.6.3 主機接口

5.7 專用數字信號處理器技術

5.7.1 加法器結構

5.7.2 乘法器結構

5.7.3 除法

5.7.4 FFT處理器結構

5.7.5 VLSI陣列處理技術

參考文獻

第6章 嵌入式處理系統(tǒng)

6.1 嵌入式計算系統(tǒng)概述

6.2 嵌入式處理系統(tǒng)設計

6.2.1 嵌入式系統(tǒng)設計流程

6.2.2 軟硬件協(xié)同設計

6.2.3 折中設計

6.3 并行計算機的組織結構模型

6.4 嵌入式處理系統(tǒng)互連技術

6.4.1 分布式嵌入系統(tǒng)

6.4.2 互連拓撲結構簡介

6.4.3 底板總線技術

6.4.4 點對點和交叉開關網技術

6.4.5 新一代互連規(guī)范和技術

6.5 多DSP處理器系統(tǒng)

6.5.1 按功能劃分的串行多DSP處理器系統(tǒng)

6.5.2 按數據劃分的并行多DSP處理器系統(tǒng)

6.5.3 數據共享緊耦合簇多DSP處理器系統(tǒng)

6.5.4 數據鏈接分布式多DSP處理器系統(tǒng)

6.5.5 異構分布式多處理器系統(tǒng)

參考文獻

第7章 高速數字電路的設計與實現

7.1 高速電路的特點

7.2 信號完整性

7.2.1 概述

7.2.2 傳輸線理論

7.2.3 反射及端接技術

7.2.4 串擾及其改善

7.2.5 地彈及其改善

7.3 電路的調試與測試

7.3.1 測試的基本概念

7.3.2 電路的可測性

7.3.3 JTAG測試電路

7.3.4 測量儀器

7.4 電路板級設計

7.4.1 電路板級設計流程與仿真驗證

7.4.2 用PADS軟件進行電路板設計

7.4.3 電路板設計中EDA工具

7.4.4 電源和熱設計

參考文獻

第8章 C6000 DSPs處理器及其應用舉例

8.1 C6000系列DSPs簡介

8.1.1 C6000 DSPs的特點

8.1.2 C6000 DSPs的比較

8.1.3 C6000 DSPs的應用

8.2 C6000的最小系統(tǒng)設計

8.2.1 功能設置

8.2.2 電源設計

8.2.3 時鐘設計

8.2.4 復位電路設計

8.2.5 JTAG電路設計

8.2.6 程序ROM設計

8.3 C6000應用實例

8.3.1 數據采集預處理板

8.3.2 雙C6416并行信號處理板

8.3.3 基于CPCI的模塊化雷達信號處理機

參考文獻

縮略語表

《高速數字信號處理器結構與系統(tǒng)》全面介紹了數字信號處理器DSPs結構特點、類型、原理、發(fā)展趨勢，DSPs系統(tǒng)硬件設計、組成、開發(fā)和應用，DSPs系統(tǒng)軟件編程、指令、開發(fā)工具、程序優(yōu)化; 介紹了嵌入式處理系統(tǒng)技術、實時系統(tǒng)技術、高速數字電路設計與實現; 最后給出了DSPs應用實例。

信號與信息處理技術已廣泛應用于軍事、通信、消費類電子等領域，正成為各行業(yè)不可缺少的技術，是科研和工程技術人員必須掌握的技術之一。《高速數字信號處理器結構與系統(tǒng)》可作為通信與信息系統(tǒng)、信號與信息處理專業(yè)研究生及高年級本科生的數字信號處理技術課程教材，也可作為科研和工程技術人員進行信號與信息處理系統(tǒng)設計的參考書。