邏輯電路分析方法

在asic設(shè)計(jì)和pld設(shè)計(jì)中組合邏輯電路設(shè)計(jì)的最簡(jiǎn)化是很重要的，在設(shè)計(jì)時(shí)常要求用最少的邏輯門或?qū)Ь€實(shí)現(xiàn)。在asic設(shè)計(jì)和pld設(shè)計(jì)中需要處理大量的約束項(xiàng)，值為1或0的項(xiàng)卻是有限的，提出組合邏輯電路設(shè)計(jì)的一種新方法。與邏輯表示只有在決定事物結(jié)果的全部條件具備時(shí)，結(jié)果才發(fā)生的因果關(guān)系。輸出變量為1的某個(gè)組合的所有因子的與表示輸出變量為1的這個(gè)組合出現(xiàn)、所有輸出變量為0的組合均不出現(xiàn)，因而可以表示輸出變量為1的這個(gè)組合。

組合邏輯電路的分析分以下幾個(gè)步驟:

(1)有給定的邏輯電路圖，寫出輸出端的邏輯表達(dá)式;

(2)列出真值表;

(3)通過(guò)真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對(duì)其進(jìn)行改進(jìn)。

邏輯電路是執(zhí)行基本邏輯操作的電路，它們?cè)陔娮訑?shù)字計(jì)算機(jī)中被大量運(yùn)用。這些基本的邏輯操作是"與"、"或"、"非"以及由它們組成的復(fù)合動(dòng)作。邏輯電路按其工作性質(zhì)可分為組合電路和時(shí)序電路兩大類。

任何時(shí)刻輸出信號(hào)的邏輯狀態(tài)僅取決于該時(shí)刻輸入信號(hào)的邏輯狀態(tài)，而與輸入信號(hào)和輸出信號(hào)過(guò)去狀態(tài)無(wú)關(guān)的邏輯電路。由于組合邏輯電路的輸出邏輯狀態(tài)與電路的歷史情況無(wú)關(guān)，所以它的電路中不包含記憶性電路或器件。門電路是組合邏輯電路的基本單元。當(dāng)前組合邏輯電路都已制成標(biāo)準(zhǔn)化、系列化的中、大規(guī)模集成電路可供選用。

任何時(shí)刻的輸出狀態(tài)不僅與該時(shí)刻的輸入有關(guān)，而且還與電路歷史狀態(tài)有關(guān)的一種數(shù)字邏輯電路。時(shí)序邏輯電路具有記憶輸入信息的功能，由于它的引入使得數(shù)字系統(tǒng)的應(yīng)用大大增強(qiáng)。常用的有計(jì)數(shù)器、寄存器和脈沖順序分配器等。

也可以按照原件對(duì)邏輯電路進(jìn)行分類，例如:電阻-晶體管邏輯電路、二極管-晶體管邏輯電路、發(fā)射極功能邏輯電路、發(fā)射極耦合邏輯電路、高閾值邏輯電路、集成注入邏輯電路、晶體管-晶體管邏輯電路。

簡(jiǎn)單的邏輯電路通常是由門電路構(gòu)成，也可以用三極管來(lái)制作，例如，一個(gè)NPN三極管的集電極和另一個(gè)NPN三極管的發(fā)射極連接，這就可以看作是一個(gè)簡(jiǎn)單的與門電路，即:當(dāng)兩個(gè)三極管的基極都接高電平的時(shí)候，電路導(dǎo)通，而只要有一個(gè)不接高電平，電路就不導(dǎo)通。

常見(jiàn)的門電路如下所示:

非門:利用內(nèi)部結(jié)構(gòu)，使輸入的電平變成相反的電平，高電平(1)變低電平(0)，低電平(0)變高電 平(1)。

與門:利用內(nèi)部結(jié)構(gòu)，使輸入兩個(gè)高電平(1)，輸出高電平(1)，不滿足有兩個(gè)高電平(1)則輸出低電平(0)。

或門:利用內(nèi)部結(jié)構(gòu)，使輸入至少一個(gè)輸入高電平(1)，輸出高電平(1)，不滿足有兩個(gè)低電(0)輸出高電平(1)

與非門:利用內(nèi)部結(jié)構(gòu)，使輸入至多一個(gè)輸入高電平(1)，輸出高電平(1)，不滿足有兩個(gè)高電平(1)輸出高電平(1)。

或非門:利用內(nèi)部結(jié)構(gòu)，使輸入兩個(gè)輸入低電平(0)，輸出高電平(1)，不滿足有至少一個(gè)高電平(1)輸出高電平(1)。

異或門:當(dāng)輸入端同時(shí)處于低電平(0)或高電平(1)時(shí)，輸出端輸出低電平(0)，當(dāng)輸入端一個(gè)為高電平(1)，另一個(gè)為低電平時(shí)(0)，輸出端輸出高電平(1)。

同或門:當(dāng)輸入端同時(shí)輸入低電平(0)或高電平(1)時(shí)，輸出端輸出高電平(1)，當(dāng)輸入端一個(gè)為高電平(1)，另一個(gè)為低電平時(shí)(0)，輸出端輸出低電平(0)。

邏輯電路是指完成邏輯運(yùn)算的電路。這種電路，一般有若干個(gè)輸入端和一個(gè) 或幾個(gè)輸出端，當(dāng)輸入信號(hào)之間滿足某一特定邏輯關(guān)系時(shí)，電路就開通，有輸 出;否則，電路就關(guān)閉，無(wú)輸出。所以，這種電路又叫邏輯門電路，簡(jiǎn)稱門電路。

主要包括內(nèi)容有數(shù)字電子技術(shù)(幾種邏輯電路)、門電路基礎(chǔ)(半導(dǎo)體特性，分立元件、TTL集成電路CMOS集成門電路)、組合邏輯電路(加法器、編碼器、譯碼器等集成邏輯功能)時(shí)序邏輯電路(計(jì)數(shù)器、寄存器)以及數(shù)模和模數(shù)轉(zhuǎn)換。

時(shí)序邏輯電路是數(shù)字邏輯電路的重要組成部分,時(shí)序邏輯電路又稱時(shí)序電路,主要由存儲(chǔ)電路和組合邏輯電路兩部分組成。它和我們熟悉的其他電路不同,其在任何一個(gè)時(shí)刻的輸出狀態(tài)由當(dāng)時(shí)的輸入信號(hào)和電路原來(lái)的狀態(tài)共同決定,而它的狀態(tài)主要是由存儲(chǔ)電路來(lái)記憶和表示的。同時(shí)時(shí)序邏輯電路在結(jié)構(gòu)以及功能上的特殊性,相較其他種類的數(shù)字邏輯電路而言,往往具有難度大、電路復(fù)雜并且應(yīng)用范圍廣的特點(diǎn)。

在數(shù)字電路通常分為組合邏輯電路和時(shí)序邏輯電路兩大類，組合邏輯電路的有關(guān)內(nèi)容在前面的章節(jié)里已經(jīng)作了介紹，組合邏輯電路的特點(diǎn)是輸入的變化直接反映了輸出的變化，其輸出的狀態(tài)僅取決于輸入的當(dāng)前的狀態(tài)，與輸入、輸出的原始狀態(tài)無(wú)關(guān)，而時(shí)序電路是一種輸出不僅與當(dāng)前的輸入有關(guān)，而且與其輸出狀態(tài)的原始狀態(tài)有關(guān)，其相當(dāng)于在組合邏輯的輸入端加上了一個(gè)反饋輸入，在其電路中有一個(gè)存儲(chǔ)電路，其可以將輸出的狀態(tài)保持住，我們可以用下圖的框圖來(lái)描述時(shí)序電路的構(gòu)成。

從上面的圖上可以看出，其輸出是輸入及輸出前一個(gè)時(shí)刻的狀態(tài)的函數(shù)，這時(shí)就無(wú)法用組合邏輯電路的函數(shù)表達(dá)式的方法來(lái)表示其輸出函數(shù)表達(dá)式了，在這里引入了現(xiàn)態(tài)(Present state)和次態(tài)(Next State)的概念,當(dāng)現(xiàn)態(tài)表示現(xiàn)在的狀態(tài)(通常用Qn來(lái)表示)，而次態(tài)表示輸入發(fā)生變化后其輸出的狀態(tài) (通常用Qn 1表示)，那么輸入變化后的輸出狀態(tài)表示為

Qn 1=f(X,Qn)

其中:X為輸入變量。

下面通過(guò)兩個(gè)波形圖來(lái)幫助建立時(shí)序電路中存儲(chǔ)器的概念:

從上圖a圖中可以看出，其圖中有四段輸入RS都為0的情況，但其輸出Q的狀態(tài)不同，這取決于輸出的原始狀態(tài);而b圖中的輸入與圖a相同，但多了一個(gè)CP，這時(shí)輸出Q不僅取決于輸入RS、輸出Q的原始狀態(tài)，而且取決CP的狀態(tài)，僅當(dāng)CP為高電平時(shí)，輸入的狀態(tài)才能影響輸出的狀態(tài)。通常將上面的兩種類型分為兩種形式的存儲(chǔ)器電路:鎖存器(Latch)和觸發(fā)器(Flip-flop)，其兩者的區(qū)別在于其輸出狀態(tài)的變化是否取決于CP(時(shí)鐘脈沖Clock Pulse)。將圖a所有的電路稱為鎖存器，而b圖所示的電路稱為觸發(fā)器電路。

時(shí)序邏輯電路的特點(diǎn):任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而且還和電路原來(lái)的狀態(tài)有關(guān)，所以時(shí)序電路具有記憶功能。