數(shù)字電路與FPGA

Chapter 1 使用FPGA芯片設(shè)計數(shù)字電路的方法

1.1 什么是FPGA

1.2 FPGA芯片的發(fā)展過程及其基本架構(gòu)

1.2.1 PLD的基本架構(gòu)

1.2.2 PLD的種類

1.3 XilinxFPGA的基本架構(gòu)

1.3.1 XilinxSpartan?3ANFPGA的基本架構(gòu)

1.4 XilinxSpartan3ANFPGA芯片型號代表的意義

1.5 數(shù)字電路的傳統(tǒng)設(shè)計方法

1.6 使用FPGA設(shè)計數(shù)字電路的方法

1.6.1 使用繪圖方式設(shè)計數(shù)字電路的方法

1.6.2 使用VHDL硬件描述語言設(shè)計數(shù)字電路的方法

1.6.3 使用Verilog硬件描述語言設(shè)計數(shù)字電路的方法

1.6.4 使用狀態(tài)機方式設(shè)計數(shù)字電路的方法

1.7 XilinxISE開發(fā)系統(tǒng)功能簡介

1.8 使用XilinxISE開發(fā)系統(tǒng)設(shè)計FPGA及CPLD操作方式的差異

1.9 XilinxISimSimulator簡介

1.1 0ModelSim模擬器簡介

Chapter2 XilinxISEWebPACK及ModelSimXE

模擬器的下載及安裝

2.1 ISEWebPACK軟件的下載

2.1.1 登錄Xilinx公司網(wǎng)站

2.1.2 進行注冊

2.1.3 下載ISEWebPACK軟件

2.1.4 ISEWebPACK更新文件的下載

2.1.5 License文件的產(chǎn)生及下載

2.2 ISEWebPACK軟件的安裝

2.3 XilinxISEWebPACK的更新

2.4 ModelSimXE模擬器的下載及安裝

2.4.1 ModelSimXE模擬器的下載

2.4.2 ModelSimXE模擬器的安裝

2.4.3 MdelSimLicense文件的下載及安裝

2.5 ISEWebPACKLicense文件的更新方法

Chapter3 FPGA芯片開發(fā)板

3.1 概述

3.2 依元素XC3S200AN_FT256FPGA芯片開發(fā)板

3.3 依元素XC3S200AN_FT256開發(fā)板外圍裝置與FPGA芯片引腳

3.3.1 電源裝置

3.3.2 輸入裝置

3.3.3 輸出裝置

3.3.4 RS232傳輸接口

3.3.5 XilinxSpartan3ANXC3S200AN?FTG256FPGA芯片

3.3.6 J1Connector

3.3.7 J2Connector

3.4 XC3S200AN_FT256開發(fā)板的下載方式

Chapter4 XilinxISE的簡易操作步驟

4.1 如何進入ISEProjectNavigator窗口

4.2 如何新建工程

4.3 如何離開所建立的工程

4.4 ProjectNavigator窗口功能介紹

4.5 如何打開一個舊的工程

4.6 基本邏輯門介紹

4.6.1 非門的電路符號、布爾代數(shù)式及真值表

4.6.2 或門的電路符號、布爾代數(shù)式及真值表

4.6.3 與門的電路符號、布爾代數(shù)式及真值表

4.6.4 異或門的電路符號、布爾代數(shù)式及真值表

4.7 基本邏輯門設(shè)計方法

4.7.1 取出邏輯門組件

4.7.2 緩沖器組件的取出

4.7.3 執(zhí)行連線的動作

4.7.4 加入輸入/輸出端

4.7.5 定義輸入/輸出端名稱

4.8 基本邏輯門功能模擬的執(zhí)行

4.8.1 TestBench的產(chǎn)生

4.8.2 TestBench語法的檢查

4.8.3 使用ISim模擬器的模擬方法

4.8.4 模擬時間的設(shè)定

4.8.5 使用ModelSim模擬器的模擬方法

4.9 設(shè)計執(zhí)行

4.9.1 ImplementationConstraintsFile的設(shè)定

4.9.2 ImplementDesign的執(zhí)行

4.10 使用FPGAEditor查看芯片布局與布線

4.11 FPGA芯片資源利用報告的查看

4.12 ConfigurationData的產(chǎn)生

4.13 時序模擬的執(zhí)行

4.13.1 使用ModelSim執(zhí)行時序模擬的方法

4.13.2 使用XilinxISimSimulator執(zhí)行時序模擬的方法

4.14 Configuration的執(zhí)行

4.14.1 直接下載至FPGA芯片

4.14.2 下載至FPGA芯片內(nèi)部的FlashMemory

4.14.3 USB下載線的連接方法

4.14.4 直接下載至FPGA與下載至FPGAFlash的差異

4.15 以HDL硬件描述語言設(shè)計數(shù)字電路的方法

Chapter5 組合邏輯設(shè)計實例

5.1 編碼器

5.1.1 十進制對二進制編碼器

5.1.2 使用繪圖方式的設(shè)計方法

5.1.3 功能模擬的執(zhí)行

5.1.4 ModelSim模擬器的簡易操作

5.1.5 將十進制對二進制編碼器設(shè)計成組件模塊使用

5.1.6 十進制對二進制編碼器組件模塊的模擬及下載

5.2 如何將建立的組件模塊用于別的工程

5.3 BCD譯碼器

5.3.1 BCD譯碼器的基本電路

5.3.2 使用繪圖方式的設(shè)計方法

5.3.3 將BCD譯碼器組成組件模塊使用

5.3.4 再使用ModelSim模擬電路的功能

5.3.5 執(zhí)行及下載

5.4 2對4譯碼器

5.5 多路分配器

5.5.1 1對4多路分配器

5.6 多路選擇器

5.6.1 4對1多路選擇器

5.7 一位全加器的設(shè)計

5.7.1 一位半加器

5.7.2 一位全加器

5.8 二位全加器的設(shè)計

5.9 BCD七段顯示器譯碼器的設(shè)計

5.9.1 七段顯示器的基本架構(gòu)

5.9.2 七段顯示器譯碼器的真值表

5.9.3 布爾代數(shù)式

5.9.4 邏輯電路圖

5.9.5 使用XilinxECS繪圖

5.9.6 使用ModelSim執(zhí)行電路功能模擬

5.9.7 將七段顯示器譯碼器設(shè)計成組件模塊使用

5.9.8 再使用ModelSim模擬電路的功能

5.9.9 ImplementationConstraintsFile的執(zhí)行

5.9.1 0ImplementDesign的執(zhí)行

5.9.1 1時序模擬的執(zhí)行

5.9.1 2Configuration的執(zhí)行

Chapter6 時序邏輯電路設(shè)計

6.1 四位異步加法計數(shù)器的設(shè)計

6.2 不同頻率時鐘脈沖產(chǎn)生電路的設(shè)計

6.3 具有七段顯示器譯碼器的四位異步加法計數(shù)器的設(shè)計

Chapter7 VHDL硬件描述語言設(shè)計方法

7.1 使用VHDL硬件描述語言設(shè)計數(shù)字電路

7.1.1 使用ISEHDLTextEditor編輯VHDL硬件描述語言設(shè)計

電路

7.1.2 使用ISE語言樣板設(shè)計VHDL硬件描述語言的方法

7.2 VHDL硬件描述語言的基本架構(gòu)組成

7.2.1 Library聲明的格式

7.2.2 Use聲明的格式

7.2.3 Entity電路實體的描述格式

7.2.4 Architecture結(jié)構(gòu)體的描述格式

7.2.5 Structure聲明所使用的格式及范例

7.2.6 Dataflow描述的格式及范例

7.2.7 Behavioral行為描述的格式及范例

7.2.8 組成聲明描述的格式及范例

Chapter8 VHDL硬件描述語言的描述規(guī)則

8.1 VHDL硬件描述語言指令的命名規(guī)則

8.1.1 VHDL的批注

8.2 VHDL語句的描述形式

8.3 VHDL的常用指令

8.3.1 IF條件式

8.3.2 WHEN…ELSE語句

8.3.3 CASE…IS…WHEN…WHENOTHERS語句

8.3.4 WITH…SELECT…WHEN…WHENOTHERS語句

8.3.5 LOOP語句

8.3.6 NEXT語句

8.3.7 WAIT語句

8.4 VHDL中所使用的運算符

8.5 VHDL的保留字

Chapter9VHDL設(shè)計實例

9.1 3對8譯碼器

9.2 十六進制加減計數(shù)器

9.2.1 分頻器的設(shè)計

9.2.2 十六進制加減計數(shù)器的設(shè)計

9.2.3 多路選擇器

9.2.4 七段顯示器譯碼器的設(shè)計

9.2.5 十六進制加減計數(shù)器完整電路的設(shè)計

9.3 BCD加減計數(shù)器

9.3.1 BCD加減計數(shù)器的設(shè)計方法

9.3.2 分頻器、多路選擇器、七段顯示器譯碼器模塊的導入

9.3.3 BCD加減計數(shù)電路的完整設(shè)計

9.4 跑馬燈

9.4.1 八位右移寄存器的設(shè)計

9.4.2 完整跑馬燈的設(shè)計

Chapter10VHDL專題設(shè)計

1018×8點陣LED

1011基本架構(gòu)

1012設(shè)計方法

1013合成及下載

102液晶顯示

1021液晶顯示模塊基本架構(gòu)

1022LCM工作原理

1023設(shè)計方法

1024VHDL設(shè)計

1025合成及下載

1026LCD由右向左移位顯示的設(shè)計

103鍵盤

1031鍵盤讀取基本原理

1032設(shè)計方法一

1033設(shè)計方法二

104蜂鳴器

1041蜂鳴器發(fā)音的基本原理

1042設(shè)計方法

105RS232接口

1051打開一個新工程

1052VHDL設(shè)計

1053合成及下載

1054計算機超級終端的設(shè)置

參考文獻641

書 名: Xilinx FPGA數(shù)字電路設(shè)計

出版時間: 2012年1月1日

開本: 16開

定價: 85.00元

第1章FPGA概述

1.1FPGA的發(fā)展歷程

1.2FPGA的基本原理

1.2.1基于查找表的FPGA的基本結(jié)構(gòu)及邏輯實現(xiàn)原理

1.2.2基于乘積項的FPGA的基本結(jié)構(gòu)及邏輯實現(xiàn)原理

1.2.3FPGA的配置應(yīng)用

1.3FPGA的設(shè)計方法

1.4FPGA的設(shè)計流程

1.4.1基于"自頂向下"設(shè)計方法的FPGA設(shè)計流程

1.4.2基于"自頂向下"設(shè)計流程的優(yōu)點

1.5總結(jié)與結(jié)論

第2章硬件描述語言入門

2.1VHDL入門

2.1.1VHDL的模塊組織

2.1.2基本的數(shù)據(jù)類型及常量、變量、信號

2.1.3運算符及表達式

2.1.4VHDL基本語句

2.1.5典型電路的設(shè)計

2.2VerilogHDL入門

2.2.1VerilogHDL模塊的結(jié)構(gòu)

2.2.2基本的數(shù)據(jù)類型及常量、變量

2.2.3運算符及表達式

2.2.4語句

2.2.5典型電路的設(shè)計

2.2.6小結(jié)

2.3總結(jié)與結(jié)論

第3章簡單電路的HDL設(shè)計

3.1基本組合邏輯運算

3.1.1與運算

3.1.2或運算

3.1.3異或運算

3.1.4與非運算

3.1.5二選一多路選擇器

3.1.6兩位比較器

3.2基本時序器件--寄存器

3.2.1D觸發(fā)器

3.2.2T觸發(fā)器

3.2.3J-K觸發(fā)器

3.2.4時序器件--移位寄存器

3.3簡單數(shù)學運算

3.3.14位加法器

3.3.24位計數(shù)器

3.3.34位乘法器

3.4總結(jié)與結(jié)論

第4章FPGA的同步設(shè)計

4.1同步的定義

4.2同步部件

4.2.1基本的同步部件

4.2.2同步清除D型觸發(fā)器

4.2.3E型觸發(fā)器

4.2.4T型觸發(fā)器

4.2.5同步R-S觸發(fā)器

4.2.6R型觸發(fā)器

4.3狀態(tài)產(chǎn)生

4.3.1狀態(tài)的無條件執(zhí)行

4.3.2狀態(tài)的有條件執(zhí)行

4.4中央允許產(chǎn)生器

4.5同步清除

4.6時鐘歪斜的清除

4.7異步接口

4.7.1互相同步的系統(tǒng)

4.7.2互相異步的系統(tǒng)

4.7.3同步系統(tǒng)的異步輸入

4.7.4握手發(fā)送數(shù)據(jù)的安全性

4.7.5微處理器存儲器映射中的FPGA

4.7.6亞穩(wěn)定性

4.7.7小結(jié)

4.8總結(jié)與結(jié)論

第5章常見的FPGA設(shè)計實例

……

第6章FPGA的配置與編程

第7章3DES算法的FPGA實現(xiàn)及其在3DES-PCI安全卡中的應(yīng)用

第8章FPGA發(fā)展趨勢

附錄1世界著名的FPGA廠商

附錄2常用的FPGA開發(fā)工具

參考文獻