數(shù)字設(shè)計：電路與系統(tǒng)序言

數(shù)字邏輯設(shè)計課程編寫的教材。書稿經(jīng)兵器工業(yè)總公司電子技術(shù)專業(yè)指導(dǎo)委員會復(fù)查，兵工教材編審室審定定稿。

隨著半導(dǎo)體集成技術(shù)的迅速發(fā)展，已經(jīng)生產(chǎn)出快速、可靠、價格適當(dāng)?shù)臄?shù)字/模擬和模擬/數(shù)字集成轉(zhuǎn)換器，以及各種集成規(guī)模（SSl、MSl、LSI）的其它數(shù)字電路，很多過去只能靠模擬方法解決的問題，今天可以用數(shù)字概念和方法來實現(xiàn)。當(dāng)前數(shù)字概念和方法以及微處理器幾乎滲透到所有領(lǐng)域，并將繼續(xù)發(fā)展下去。

微處理器和系統(tǒng)級大規(guī)模數(shù)字集成電路的出現(xiàn)，并不意味著可以取消基本邏輯設(shè)計方法，而只需要強調(diào)邏輯設(shè)計的接口設(shè)計。事實上，根據(jù)數(shù)字集成電路的現(xiàn)狀和新的進展，為適應(yīng)新的需要，應(yīng)讓學(xué)生從基本邏輯設(shè)計開始，進而實現(xiàn)接口設(shè)計。因此，邏輯設(shè)計者當(dāng)前和今后的任務(wù)是通過邏輯和接口設(shè)計，將各種規(guī)模的邏輯器件和部件連接起來，構(gòu)成預(yù)定的數(shù)字系統(tǒng)。本教村首先解決基本邏輯分析和設(shè)計方法，進而闡明通過邏輯和接口設(shè)計實現(xiàn)小型數(shù)字系統(tǒng)的設(shè)計方法。此外，本教材也為通過微程序設(shè)計實現(xiàn)更復(fù)雜的數(shù)字系統(tǒng)——微處理器、單片機和微型計算機，打下硬件基礎(chǔ)。2100433B

第一章 數(shù)字技術(shù)概念以及數(shù)制和編碼

1.1 引盲

1.2 數(shù)制

1.3 數(shù)制間的轉(zhuǎn)換

1.3.1 二、八、十六進制數(shù)轉(zhuǎn)換為十進制數(shù)

1.3.2 十進制數(shù)轉(zhuǎn)換為二、八、十六進制數(shù)

1.3.3 二、八、十六進制數(shù)之間的轉(zhuǎn)換

1.4 數(shù)的補碼及運算

1.4.1 數(shù)的補碼

1.4.2 補碼的運算

1.5 編碼

1.5.1 二進制碼、格雷碼和二-十進制碼

1.5.2 字母數(shù)字碼

1.5.3 檢錯碼

第二章 邏輯代數(shù)基礎(chǔ)

2.1 邏輯變量與邏輯函數(shù)

2.1.1 邏輯變量和三種基本運算

2.1.2 邏輯函數(shù)

2.2 邏輯代數(shù)的運算規(guī)律

2.2.1 基本公式

2.2.2 三個重要規(guī)則

2.2.3 若干常用公式

2.2.4 復(fù)合運算和復(fù)合門

2.3 邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式

2.3.1 最小項和最大項

2.3.2 標(biāo)準(zhǔn)表達式和真值表

2.4 邏輯函數(shù)的代數(shù)化簡法

2.4.1 簡化的意義和途徑

2.4.2 代數(shù)化簡法

2.5 邏輯函數(shù)的卡諾圈化簡法

2.5.1 卡諾圖（K圖）

2.5.2 最小項合并規(guī)律

2.5 用卡諾圖化簡邏輯函數(shù)

2.6 非完全描述邏輯函數(shù)的化簡

2.6.1 非完全描述邏輯函數(shù)

2.6.2 利用約束項簡化非完全描述邏輯函數(shù)

2.7 邏輯表達式的變換

2.8 邏輯函數(shù)的描述

2.8.1 邏輯函數(shù)的描述方法

2.8.2 描述方法間的轉(zhuǎn)換

第三章 組合邏輯電路

4.1 概述

3.1.1 組合電路的特點

3.1.2 組合元件——邏輯門

3.2 常用組合邏輯電路

3.2.1 編碼器和譯碼器

3.2.2 數(shù)據(jù)選擇器和數(shù)據(jù)分配器

3.2.3 數(shù)碼比較器

3.2.4 加法器

3.2.5 碼組校驗電路

5.5 組合電路邏輯分析

5.4 組合電路邏輯設(shè)計

3.4.1 、用SSI設(shè)計組合電路

3.4.2 用MSI設(shè)計組合電路

3.4.3 一般設(shè)計步驟和邏輯抽象舉例

5.5 競爭與冒險

3.5.1 競爭與冒險現(xiàn)象

3.5.2 競爭與冒險的識別

3.5.3 冒險現(xiàn)象的排除

第四章 觸發(fā)器

4.1 基本RS觸發(fā)器

4.2 時鐘控制的RS觸發(fā)置

4.2.1 電路結(jié)構(gòu)及工作原理

4.2.2 RS觸發(fā)器的特性方程和狀態(tài)圖

4.5 JK觸發(fā)器

4.3.1 主從式JK觸發(fā)器

4.3.2 JK邊沿觸發(fā)器

4.4 維持阻塞式D觸發(fā)器

4.4.1 電路及工作原理

4.4.2 D觸發(fā)器的特性方程及狀態(tài)圖

4.5 T和T'觸發(fā)器

4.6.1 T和T'觸發(fā)器的邏輯功能

4.5.2 觸發(fā)器的驅(qū)動（或稱激勵）表

4.B觸發(fā)器的脈沖工作特性

4.8.1 主從式JK觸發(fā)器的脈沖工作特性

4.6.2 JK邊沿觸發(fā)器的脈沖工作特性

4.6.3 維持阻塞式D觸發(fā)器的脈沖工作特性

4.7 CMOS觸發(fā)器

4.7.1 主從式D觸發(fā)器

4.7.2 主從式JK觸發(fā)器

4.8 觸發(fā)器邏輯功能的轉(zhuǎn)換

4.8.1 D觸發(fā)器轉(zhuǎn)換為其它功能的觸發(fā)器

4.8.2 JK觸發(fā)器轉(zhuǎn)換為其它功能的觸發(fā)器

第五章 時序邏輯電路

5.1 概述

5.1.1 時序電路的特點與組成

5.1.2 時序電路的功能描述

5.2 常用時序邏輯部件

s.2.1 寄存器

5.2.2 移位寄存器

s.2.3 計數(shù)器

5.5 計數(shù)和分頻電路

5.3.1 同步計數(shù)器的分析與設(shè)計

5.3.2 異步計數(shù)器的分析與設(shè)計

5.3.3 用MSI計數(shù)器實現(xiàn)任意模計數(shù)和分頻

5.3.4 移存型計數(shù)器

5.4 序列信號發(fā)生器

5.4.1 順序脈沖發(fā)生器

5.4.2 移存型序列信號發(fā)生器

s.4.3 計數(shù)型序列信號發(fā)生器

5.5 同步時序電路的分析與設(shè)計

5.5.1 同步時序電路分析

5.5.2 同步時序電路設(shè)計

s.5.3 同步時序電路的實現(xiàn)

第六章 數(shù)字系統(tǒng)設(shè)計

6.1 概述

6.2 ASM圖符號

6.5 ASM圖的硬件實現(xiàn)

6.3.1 用傳統(tǒng)方法實現(xiàn)ASM圖

6.3.2 用多路選擇器實現(xiàn)ASM圖

6.3.3 每個狀態(tài)一個觸發(fā)器法

6.3.4 基于ROM法實現(xiàn)ASM圖

6.3.5 對實現(xiàn)已知ASM圖需進一步明確的問題

6.4 用ASM圖實現(xiàn)小型數(shù)字系統(tǒng)

6.4.1 系統(tǒng)時鐘的設(shè)計

6.4.2 交通信號燈的設(shè)計

第七章 集成邏輯門

第八章 脈沖波形的產(chǎn)生及整形

第九章 數(shù)字/模擬及模擬/數(shù)字轉(zhuǎn)換

第十章 可編程邏輯器件PLD

習(xí)題

附錄1 引入變量卡諾圖

附錄2 BCD/七段譯碼器

附錄3 組塞反饋式異步計數(shù)器

附錄4 程序分頻器

附錄5 隨機存取存儲器

附錄6 常用符號對照表

參考書目

本書根據(jù)數(shù)字集成電路和系統(tǒng)工程設(shè)計所需求的知識結(jié)構(gòu)，涉及了從系統(tǒng)架構(gòu)設(shè)計至GDSⅡ版圖文件的交付等完整的數(shù)字集成電路系統(tǒng)前/后端工程設(shè)計流程及關(guān)鍵技術(shù)。內(nèi)容涵蓋了VLSI設(shè)計方法、系統(tǒng)架構(gòu)、技術(shù)規(guī)格書(SPEC)、算法建模、Verilog HDL及RTL描述、邏輯與物理綜合、仿真與驗證、時序分析、可測性設(shè)計、安全性設(shè)計、低功耗設(shè)計、版圖設(shè)計及封裝等工程設(shè)計中各階段的核心知識點。尤其對數(shù)字信號處理器的算法建模及ASIC設(shè)計實現(xiàn)中的關(guān)鍵技術(shù)給出了詳盡的描述和設(shè)計實例。

第1章 緒論

1.1 集成電路的發(fā)展簡史

1.2 集成電路產(chǎn)業(yè)鏈(行業(yè))概述

1.2.1 電子設(shè)計自動化行業(yè)

1.2.2 IP行業(yè)

1.2.3 集成電路設(shè)計服務(wù)行業(yè)

1.2.4 集成電路設(shè)計行業(yè)

1.2.5 集成電路晶圓制造行業(yè)

1.2.6 封裝測試行業(yè)

1.2.7 半導(dǎo)體設(shè)備與材料行業(yè)

1.2.8 集成電路分銷代理行業(yè)

1.3 VLSI設(shè)計流程

1.3.1 系統(tǒng)規(guī)范(System Specification)

1.3.2 架構(gòu)設(shè)計(Architecture Exploration)

1.3.3 邏輯功能設(shè)計與綜合(Logic Design and Syntheses)

1.3.4 電路設(shè)計、綜合與驗證(Circuit Design，Syntheses and Verification)

1.3.5 物理設(shè)計(Physical Design)

1.3.6 物理驗證(Physical Verification)

1.3.7 制造(Manufacture)

1.3.8 封裝和測試(Packaging and Testing)

1.4 VLSI設(shè)計模式

1.4.1 全定制設(shè)計

1.4.2 標(biāo)準(zhǔn)單元設(shè)計

1.4.3 宏單元

1.4.4 門陣列

1.4.5 現(xiàn)場可編程門陣列 (FPGA)

1.4.6 結(jié)構(gòu)化ASIC(無通道門陣列)

1.5 版圖層和設(shè)計規(guī)則

1.5.1 版圖層集成電路

1.5.2 設(shè)計規(guī)則

1.6 目前面臨的問題和發(fā)展方向

1.6.1 物理綜合技術(shù)

1.6.2 設(shè)計重用和片上系統(tǒng)

1.6.3 片上網(wǎng)絡(luò)

1.6.4 FPGA的動態(tài)可重構(gòu)和異構(gòu)計算

1.6.5 演化硬件電路和系統(tǒng)

參考文獻

習(xí)題

第2章 可編程邏輯器件及現(xiàn)場可編程門陣列

2.1 可編程邏輯器件的分類及現(xiàn)狀

2.2 半導(dǎo)體存儲器及其組合邏輯實現(xiàn)

2.2.1 存儲器件

2.2.2 基于存儲器ROM/RAM的組合邏輯及狀態(tài)機實現(xiàn)

2.3 可編程邏輯器件

2.3.1 可編程邏輯陣列

2.3.2 可編程陣列邏輯

2.3.3 復(fù)雜可編程邏輯器件

2.4 現(xiàn)場可編程門陣列

2.4.1 FPGA的典型結(jié)構(gòu)

2.4.2 基于SRAM的FPGA

2.4.3 基于反熔絲多路開關(guān)(MUX)的FPGA

2.4.4 Xilinx和Altera的系列FPGA

2.5 基于Verilog的FPGA設(shè)計流程

2.5.1 架構(gòu)設(shè)計

2.5.2 設(shè)計輸入

2.5.3 RTL設(shè)計

2.5.4 FPGA綜合

2.5.5 布局布線

2.5.6 仿真與驗證

2.5.7 基于ModelSim的設(shè)計與仿真流程

2.5.8 基于IP的FPGA嵌入式系統(tǒng)設(shè)計

2.6 ASIC設(shè)計與FPGA設(shè)計之間的移植

2.6.1 可供選擇的設(shè)計方法

2.6.2 FPGA之間的轉(zhuǎn)換

2.6.3 FPGA到ASIC的轉(zhuǎn)換

2.6.4 ASIC到FPGA的轉(zhuǎn)換

2.7 FPGA的安全性設(shè)計

2.7.1 設(shè)備對FPGA日益增加的依賴

2.7.2 FPGA的安全設(shè)計及技術(shù)要點

參考文獻

習(xí)題

第3章 數(shù)字集成電路系統(tǒng)設(shè)計工程

3.1 數(shù)字集成電路設(shè)計的基本流程

3.2 需求分析和設(shè)計規(guī)格書

3.3 算法和架構(gòu)設(shè)計

3.3.1 算法設(shè)計

3.3.2 架構(gòu)設(shè)計

3.4 模塊設(shè)計、RTL設(shè)計和可測性設(shè)計

3.4.1 模塊設(shè)計

3.4.2 RTL設(shè)計

3.4.3 可測性設(shè)計

3.5 綜合

3.6 時序驗證

3.6.1 動態(tài)時序仿真和靜態(tài)時序分析

3.6.2 時序收斂

3.7 原型驗證

3.8 后端設(shè)計

3.9 CMOS工藝選擇

3.10 封裝

3.11 生產(chǎn)測試

3.12 集成電路產(chǎn)業(yè)的變革及對設(shè)計方法的影響

參考文獻

習(xí)題

第4章 Verilog HDL基礎(chǔ)

4.1 Verilog HDL的基本結(jié)構(gòu)及描述方式

4.1.1 模塊的結(jié)構(gòu)

4.1.2 Verilog中的標(biāo)識符

4.1.3 Verilog中的端口和內(nèi)部變量的定義

4.1.4 結(jié)構(gòu)定義語句

4.1.5 注釋語句

4.1.6 Verilog原語(Primitives)

4.2 Verilog中的常量、變量和數(shù)據(jù)類型

4.2.1 數(shù)字聲明

4.2.2 常量、變量和運算表達式

4.3 賦值語句

4.3.1 連續(xù)賦值語句

4.3.2 過程賦值語句

4.3.3 塊語句

4.4 電路功能描述方式

4.4.1 數(shù)據(jù)流描述方式

4.4.2 行為描述方式

4.4.3 結(jié)構(gòu)描述方式

4.4.4 混合描述方式

4.5 門電路的傳輸延遲

4.5.1 慣性延遲

4.5.2 傳輸延遲

4.5.3 模塊路徑延遲

4.5.4 延遲建模的表達式

4.6 數(shù)字邏輯驗證和仿真

4.6.1 數(shù)字邏輯驗證的4個階段

4.6.2 邏輯仿真

4.7 測試平臺testbench及仿真設(shè)計

4.7.1 testbench的概念及結(jié)構(gòu)

4.7.2 testbench的編寫

參考文獻

習(xí)題

第5章 數(shù)字邏輯電路的Verilog RTL建模和設(shè)計

5.1 數(shù)字系統(tǒng)的數(shù)據(jù)通路和控制器

5.1.1 數(shù)據(jù)通路

5.1.2 控制部分

5.2 Verilog的寄存器傳輸級(RTL)設(shè)計流程

5.2.1 寄存器傳輸級概念和模型

5.2.2 寄存器傳輸級的基本特點

5.2.3 寄存器傳輸級的設(shè)計步驟

5.2.4 寄存器傳輸級設(shè)計與行為級設(shè)計的區(qū)別

5.3 基本組合電路設(shè)計

5.3.1 多路選擇器

5.3.2 譯碼器

5.3.3 行波進位加法器和超前進位全加器

5.4 基本時序電路設(shè)計

5.4.1 存儲元件的基本特點

5.4.2 鎖存器

5.4.3 D觸發(fā)器

5.4.4 計數(shù)器

5.5 有限狀態(tài)機設(shè)計

5.5.1 有限狀態(tài)機的基本概念

5.5.2 狀態(tài)機的描述和基本語法

5.5.3 狀態(tài)機設(shè)計流程和設(shè)計準(zhǔn)則

5.5.4 狀態(tài)機的描述風(fēng)格

5.5.5 狀態(tài)機設(shè)計的建模技巧

參考文獻

習(xí)題

第6章 數(shù)字信號處理器的算法、架構(gòu)及實現(xiàn)

6.1 數(shù)字信號處理的算法分析與實現(xiàn)

6.1.1 算法分解的基礎(chǔ)理論

6.1.2 基本算法分析

6.2 信號處理器的基本運算模型及實現(xiàn)

6.2.1 加法器、乘法器和延遲單元

6.2.2 積分器和微分器

6.2.3 抽樣和插值濾波器

6.3 數(shù)字濾波器的工作原理及實現(xiàn)結(jié)構(gòu)

6.3.1 數(shù)字濾波器的特點

6.3.2 FIR數(shù)字濾波器的工作原理

6.3.3 FIR濾波器技術(shù)參數(shù)及設(shè)計步驟

6.3.4 FIR濾波器的設(shè)計方案

6.3.5 FIR濾波器的一般實現(xiàn)結(jié)構(gòu)

6.3.6 FIR濾波器的抽頭系數(shù)編碼

6.4 FIR數(shù)字濾波器的Verilog描述及實現(xiàn)

6.4.1 數(shù)字信號處理系統(tǒng)的設(shè)計流程

6.4.2 FIR濾波器的Verilog設(shè)計舉例

6.4.3 數(shù)字相關(guān)器的Verilog設(shè)計舉例

6.5 數(shù)字信號處理器的有限字長 效應(yīng)

6.5.1 數(shù)字信號處理器的主要誤差源

6.5.2 有限字長的影響

6.5.3 減緩舍入誤差的措施

參考文獻

習(xí)題

第7章 可測性設(shè)計

7.1 測試和可測性設(shè)計的基本概念

7.1.1 故障測試基本概念和過程

7.1.2 自動測試設(shè)備

7.2 故障建模及ATPG原理

7.2.1 故障建模的基本概念

7.2.2 數(shù)字邏輯單元中的常見故障模型

7.2.3 存儲器的故障模型

7.2.4 故障測試覆蓋率和成品率

7.2.5 ATPG的工作原理

7.2.6 ATPG的設(shè)計流程和工具

7.3 可測性設(shè)計

7.3.1 電路的可測性

7.3.2 常用的可測性設(shè)計方案

7.3.3 可測性設(shè)計的優(yōu)勢和不足

7.4 掃描測試

7.4.1 掃描測試原理

7.4.2 掃描測試的可測性設(shè)計

7.5 內(nèi)建自測試

7.5.1 內(nèi)建自測試的基本概念

7.5.2 存儲器的內(nèi)建自測試

7.6 邊界掃描法

7.6.1 邊界掃描法的基本結(jié)構(gòu)

7.6.2 JTAG和IEEE 1149.1標(biāo)準(zhǔn)

7.6.3 邊界掃描設(shè)計流程

參考文獻

習(xí)題

第8章 物理設(shè)計

8.1 數(shù)字集成電路的后端設(shè)計

8.1.1 數(shù)字集成電路的前端設(shè)計和后端設(shè)計

8.1.2 數(shù)字集成電路的前端設(shè)計

8.1.3 數(shù)字集成電路的后端設(shè)計

8.2 半導(dǎo)體制造工藝簡介

8.2.1 單晶硅和多晶硅

8.2.2 氧化工藝

8.2.3 摻雜工藝

8.2.4 掩模的制版工藝

8.2.5 光刻工藝

8.2.6 金屬化工藝

8.3 版圖設(shè)計規(guī)則

8.3.1 版圖設(shè)計規(guī)則

8.3.2 版圖設(shè)計規(guī)則的幾何約束

8.4 版圖設(shè)計

8.4.1 布局規(guī)劃

8.4.2 布線

8.4.3 寄生參數(shù)提取

8.5 版圖后驗證

8.5.1 設(shè)計規(guī)則檢查(DRC)

8.5.2 版圖與原理圖的一致性檢查

8.5.3 版圖后時序分析(后仿真)

8.5.4 ECO技術(shù)

8.5.5 噪聲、VDD壓降和電遷移分析

8.5.6 功耗分析

8.6 數(shù)據(jù)交換及檢查

8.6.1 數(shù)據(jù)交換

8.6.2 檢查內(nèi)容及方法

8.7 封裝

8.7.1 封裝的基本功能

8.7.2 常見的封裝類型

8.7.3 系統(tǒng)級封裝技術(shù)

參考文獻

習(xí)題

第9章 仿真驗證和時序分析

9.1 仿真類型

9.2 綜合后的時序仿真與驗證

9.2.1 動態(tài)時序分析

9.2.2 靜態(tài)時序分析

9.2.3 影響時序的因素

9.3 時序規(guī)范和用于時序驗證的Verilog系統(tǒng)任務(wù)

9.3.1 時序規(guī)范

9.3.2 時序檢查驗證

9.4 延遲反標(biāo)注

9.4.1 Verilog中的sdf

9.4.2 在ASIC設(shè)計流程中使用sdf

9.5 ASIC中時序違約的消除

9.5.1 消除時序違約的可選方案

9.5.2 利用緩沖器插入技術(shù)減少信號延遲

參考文獻

習(xí)題

第10章 低功耗設(shè)計

10.1 低功耗設(shè)計的意義

10.1.1 功耗問題的嚴(yán)重性

10.1.2 低功耗設(shè)計的意義

10.2 低功耗設(shè)計技術(shù)的發(fā)展趨勢

10.2.1 降低動態(tài)功耗技術(shù)趨勢

10.2.2 降低靜態(tài)功耗技術(shù)趨勢

10.2.3 低功耗體系結(jié)構(gòu)設(shè)計的趨勢

10.3 在各設(shè)計抽象層次降低功耗

10.3.1 降低動態(tài)功耗技術(shù)

10.3.2 降低靜態(tài)功耗技術(shù)

10.4 系統(tǒng)級低功耗技術(shù)

10.4.1 硬件/軟件劃分

10.4.2 低功耗軟件和處理器

10.5 寄存器傳輸級的低功耗設(shè)計

10.5.1 并行處理和流水線

10.5.2 幾種常見的RTL設(shè)計描述方法

10.6 未來超低功耗設(shè)計的展望

10.6.1 亞閾區(qū)電路

10.6.2 容錯設(shè)計

10.6.3 全局異步和局部同步設(shè)計

10.6.4 柵感應(yīng)泄漏抑制方法

參考文獻

習(xí)題