一種數(shù)據(jù)時鐘恢復電路及其相位插值器附圖說明

圖1為《一種數(shù)據(jù)時鐘恢復電路及其相位插值器》實施例公開的數(shù)據(jù)時鐘恢復電路的相位插值器結構示意圖；

圖2為該發(fā)明另一實施例公開的相位時鐘與權重之間的對應關系示意圖；

圖3為該發(fā)明另一實施例公開的編碼電路中各個數(shù)據(jù)的時序圖；

圖4為該發(fā)明另一實施例公開的時鐘混頻器的結構示意圖；

圖5為該發(fā)明另一實施例公開的另一時鐘混頻器的結構示意圖；

圖6為該發(fā)明另一實施例公開的電流切換單元的結構示意圖；

圖7為該發(fā)明另一實施例公開的多路復用器的結構示意圖；

圖8為該發(fā)明另一實施例公開的數(shù)據(jù)時鐘恢復電路的結構示意圖。

一種數(shù)據(jù)時鐘恢復電路及其相位插值器專利目的

《一種數(shù)據(jù)時鐘恢復電路及其相位插值器》提供了一種數(shù)據(jù)時鐘恢復電路及其相位插值器，以解決2015年12月之前的技術中數(shù)據(jù)時鐘恢復電路動態(tài)性能差的問題。

一種數(shù)據(jù)時鐘恢復電路及其相位插值器技術方案

《一種數(shù)據(jù)時鐘恢復電路及其相位插值器》與數(shù)據(jù)時鐘恢復電路的控制單元相連，所述相位插值器包括：

編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時鐘對所述控制單元輸出的數(shù)據(jù)控制信號進行采樣，生成采樣信號，根據(jù)接收的采樣時鐘或者多相位時鐘組對所述采樣信號進行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼和第二編碼；兩個多路復用器；每個所述多路復用器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第二編碼，選擇接收的N個相位時鐘中的兩個進行輸出；其中，N為大于等于4的偶數(shù)；時鐘混頻器；所述時鐘混頻器的控制端與所述編碼電路輸出端相連，所述時鐘混頻器的輸入端與所述多路復用器的輸出端相連，所述時鐘混頻器用于接收并根據(jù)所述第一編碼，接收所述兩個相位時鐘進行加權模擬運算之后生成并輸出的新相位時鐘；兩個差分轉單端放大器；每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用于將所述時鐘混頻器輸出的小信號放大成全擺幅信號。

優(yōu)選的，所述編碼電路包括：第一采樣單元，用于根據(jù)接收的所述并行時鐘對所述控制單元輸出的所述數(shù)據(jù)控制信號進行采樣；第二采樣單元，用于根據(jù)接收的所述采樣時鐘或者所述多相位時鐘組對所述采樣信號進行采樣，確定所述參考數(shù)據(jù)值；第一延遲單元，用于將所述參考數(shù)據(jù)值的高三位延遲所述并行時鐘的兩個周期，得到高三位延遲值；判斷單元，用于根據(jù)所述參考數(shù)據(jù)值的高三位和所述高三位延遲值進行邏輯處理，并判斷是否跨象限；第一運算單元，用于根據(jù)所述判斷單元的判斷結果及所述參考數(shù)據(jù)值的低四位進行邏輯運算，得到低四位運算；第二運算單元，用于根據(jù)所述判斷單元的判斷結果及所述控制單元輸出的所述相位控制信號，得到最低位運算值；獨熱碼邏輯單元，用于根據(jù)所述高三位延遲值進行獨熱碼邏輯處理，生成所述第二編碼；溫度計碼邏輯單元，用于根據(jù)所述低四位運算值及所述最低位運算值進行溫度計碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位為根據(jù)所述最低位運算值單獨編碼生成的。

優(yōu)選的，當所述判斷單元的判斷結果為跨象限時，所述第一運算單元及所述第二運算單元用于將權重全部移交至交界相位的一邊，改變一次相位；所述獨熱碼邏輯單元用于改變所述第二編碼的相位；所述溫度計碼邏輯單元用于改變所述第一編碼的相位。 優(yōu)選的，所述控制單元輸出的所述數(shù)據(jù)控制信號及所述相位控制信號均為二進制編碼。

優(yōu)選的，所述時鐘混頻器包括：M個電流切換單元、第三電阻、第四電阻、第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管和第四NMOS晶體管；其中，M為大于1的自然數(shù)； 所述第三電阻的一端和所述第四電阻的一端均與電源相連；所述第三電阻的另一端、所述第一NMOS晶體管的漏極及所述第三NMOS晶體管的漏極相連，連接點作為所述時鐘混頻器的一個輸出端；所述第四電阻的另一端、所述第二NMOS晶體管的漏極及所述第四NMOS晶體管的漏極相連，連接點作為所述時鐘混頻器的另一個輸出端；所述第一NMOS晶體管和所述第二NMOS晶體管的源極相連，連接點分別與所述M個電流切換單元的第一輸出端相連；所述第三NMOS晶體管和所述第四NMOS晶體管的源極相連，連接點分別與所述M個電流切換單元的第二輸出端相連；所述第一NMOS晶體管的柵極、所述第二NMOS晶體管的柵極、所述第三NMOS晶體管的柵極和所述第四NMOS晶體管的柵極分別作為所述時鐘混頻器的輸入端；所述M個電流切換單元的輸入端分別接收所述第一編碼，所述M個電流切換單元的接地端均接地。

優(yōu)選的，所述時鐘混頻器還包括：M 1個尾電流提供單元、第五電阻、第一開關及第二開關；M個尾電流提供單元的一端分別與所述M個電流切換單元的接地端一一對應相連；所述第一開關的一端與所述M個電流切換單元的第一輸出端相連；所述第二開關的一端與所述M個電流切換單元的第二輸出端相連；所述第一開關的另一端、所述第二開關的另一端、所述第五電阻的一端及另一個尾電流提供單元的一端相連；所述M 1個尾電流提供單元的另一端均接地；所述第五電阻的另一端與所述電源相連。

優(yōu)選的，所述電流切換單元包括：第五NMOS晶體管、第六NMOS晶體管及第七NMOS晶體管；其中：所述第六NMOS晶體管的漏極為所述電流切換單元的第一輸出端；所述第七NMOS晶體管的漏極為所述電流切換單元的第二輸出端；所述第六NMOS晶體管的源極、所述第七NMOS晶體管的源極及所述第五NMOS晶體管的漏極相連；所述第六NMOS晶體管的柵極及所述第七NMOS晶體管的柵極分別作為所述電流切換單元的兩個輸入端，接收所述第一編碼中兩個反向的信號；所述第五NMOS晶體管的源極接地；所述第五NMOS晶體管的柵極接收偏置電壓。

優(yōu)選的，所述尾電流提供單元為電流源或者電流漏。優(yōu)選的，所述多路復用器包括兩個選擇電路，每個選擇電路包括：N個第一NMOS晶體管；其中每兩個第一NMOS晶體管的源極相連，柵極分別接收相差180°相位的兩個相位時鐘，接收相鄰相位時鐘的第一NMOS晶體管的漏極相連，連接點分別作為所述選擇電路的兩個輸出端；N/2個第二NMOS晶體管；每個所述第二NMOS晶體管的漏極分別與兩個第一NMOS晶體管的源極連接點相連，N/2個所述第二NMOS晶體管的源極相連，柵極分別接收所述第二編碼；源極接地的第三NMOS晶體管；所述第三NMOS晶體管的柵極接收偏置電壓，漏極與所述第二NMOS晶體管的源極連接點相連；與所述選擇電路的兩個輸出端相連的負載元件，用于對接收的N個相位時鐘進行擺幅限制。

優(yōu)選的，所述負載元件包括：第一電阻及第二電阻；其中：所述第一電阻的一端與所述選擇電路的一個輸出端相連；所述第二電阻的一端與所述選擇電路的另一個輸出端相連；所述第一電阻的另一端與所述第二電阻的另一端相連，連接點與電源相連。

一種數(shù)據(jù)時鐘恢復電路的相位插值器，與數(shù)據(jù)時鐘恢復電路的控制單元相連，所述相位插值器包括：

編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時鐘對所述控制單元輸出的數(shù)據(jù)控制信號進行采樣，生成采樣信號，根據(jù)接收的采樣時鐘或者多相位時鐘組對所述采樣信號進行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼；N個時鐘混頻器；每個所述時鐘混頻器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第一編碼，選擇N個相位時鐘中的兩個接收并進行加權模擬運算之后生成并輸出的新相位時鐘；其中，N為大于等于4的偶數(shù)；兩個差分轉單端放大器；每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用于將所述時鐘混頻器輸出的小信號放大成全擺幅信號。

一種數(shù)據(jù)時鐘恢復電路，包括：鎖相環(huán)，用于輸出N個相位時鐘；其中，N為大于等于4的偶數(shù)；控制單元，用于接收并行時鐘及并行數(shù)據(jù)，生成并輸出數(shù)據(jù)控制信號及相位控制信號；上述任一所述的數(shù)據(jù)時鐘恢復電路的相位插值器。

優(yōu)選的，還包括：接收電路；所述接收電路與所述數(shù)據(jù)時鐘恢復電路的相位插值器的輸出端相連，用于接收采樣數(shù)據(jù)及所述數(shù)據(jù)時鐘恢復電路的相位插值器輸出的全擺幅信號；串并轉換電路；所述串并轉換電路的輸入端與所述接收電路的輸出端及所述數(shù)據(jù)時鐘恢復電路的相位插值器的輸出端相連，用于接收采樣數(shù)據(jù)及所述全擺幅信號，并將所述采樣數(shù)據(jù)進行串并轉換，生成所述并行時鐘、所述并行數(shù)據(jù)及采樣時鐘或者多相位時鐘組。

一種數(shù)據(jù)時鐘恢復電路及其相位插值器改善效果

《一種數(shù)據(jù)時鐘恢復電路及其相位插值器》公開的數(shù)據(jù)時鐘恢復電路的相位插值器，通過編碼電路根據(jù)接收的并行時鐘對所述控制單元輸出的數(shù)據(jù)控制信號進行采樣，生成采樣信號，根據(jù)接收的采樣時鐘或者多相位時鐘組對所述采樣信號進行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼和第二編碼；由多路復用器接收并根據(jù)所述第二編碼，選擇接收的N個相位時鐘中的兩個進行輸出；由時鐘混頻器接收并根據(jù)所述第一編碼，接收所述兩個相位時鐘進行加權模擬運算之后生成并輸出的新相位時鐘；再由差分轉單端放大器將所述時鐘混頻器輸出的小信號放大成全擺幅信號，供給所述控制單元去判斷當前位置的時鐘所采樣的數(shù)據(jù)是否是最佳的采樣數(shù)據(jù)，如果不是將進一步控制所述編碼電路來改變所述相位插值器輸出時鐘的延遲位置，使時鐘超前或者滯后，最終會形成一個時鐘動態(tài)跟隨數(shù)據(jù)的穩(wěn)定狀態(tài)。

在串行通信系統(tǒng)的接收端中，數(shù)據(jù)時鐘恢復電路（CDR，Clockand Data Recovery）用于從接收的串行數(shù)據(jù)流中提取時鐘且恢復出數(shù)據(jù)，CDR的性能直接制約著通信的質(zhì)量。相位插值器（PI，Phase Interpolator）用于在CDR中對采樣的時鐘相位進行調(diào)整，以便實現(xiàn)數(shù)據(jù)的正確采樣。能夠精確調(diào)節(jié)時鐘相位的PI對于在接收端能否能夠正確地恢復出發(fā)送端的數(shù)據(jù)非常重要。

在實際應用中由于工藝和環(huán)境溫度的影響，在CDR的工作過程中可能會產(chǎn)生相位階躍，從而導致其抖動性能的下降，直接惡化CDR的動態(tài)特性。

《一種數(shù)據(jù)時鐘恢復電路及其相位插值器》涉及數(shù)據(jù)時鐘恢復技術領域，尤其涉及一種數(shù)據(jù)時鐘恢復電路及其相位插值器。

1.《一種數(shù)據(jù)時鐘恢復電路及其相位插值器》其特征在于，與數(shù)據(jù)時鐘恢復電路的控制單元相連，所述相位插值器包括：編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時鐘對所述控制單元輸出的數(shù)據(jù)控制信號進行采樣，生成采樣信號，根據(jù)接收的采樣時鐘或者多相位時鐘組對所述采樣信號進行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼和第二編碼；兩個多路復用器；每個所述多路復用器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第二編碼，選擇接收的N個相位時鐘中的兩個進行輸出；其中，N為大于等于4的偶數(shù)；時鐘混頻器；所述時鐘混頻器的控制端與所述編碼電路輸出端相連，所述時鐘混頻器的輸入端與所述多路復用器的輸出端相連，所述時鐘混頻器用于接收并根據(jù)所述第一編碼，接收所述兩個相位時鐘進行加權模擬運算之后生成并輸出的新相位時鐘；兩個差分轉單端放大器；每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用于將所述時鐘混頻器輸出的小信號放大成全擺幅信號；所述編碼電路包括：第一采樣單元，用于根據(jù)接收的所述并行時鐘對所述控制單元輸出的所述數(shù)據(jù)控制信號進行采樣，生成采樣信號；第二采樣單元，用于根據(jù)接收的所述采樣時鐘或者所述多相位時鐘組對所述采樣信號進行采樣，確定所述參考數(shù)據(jù)值；第一延遲單元，用于將所述參考數(shù)據(jù)值的高三位延遲所述并行時鐘的兩個周期，得到高三位延遲值；判斷單元，用于根據(jù)所述參考數(shù)據(jù)值的高三位和所述高三位延遲值進行邏輯處理，并判斷是否跨象限；第一運算單元，用于根據(jù)所述判斷單元的判斷結果及所述參考數(shù)據(jù)值的低四位進行邏輯運算，得到低四位運算值；第二運算單元，用于根據(jù)所述判斷單元的判斷結果及所述控制單元輸出的所述相位控制信號，得到最低位運算值；獨熱碼邏輯單元，用于根據(jù)所述高三位延遲值進行獨熱碼邏輯處理，生成所述第二編碼；溫度計碼邏輯單元，用于根據(jù)所述低四位運算值及所述最低位運算值進行溫度計碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位為根據(jù)所述最低位運算值單獨編碼生成的。

2.根據(jù)權利要求1所述的數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，當所述判斷單元的判斷結果為跨象限時，所述第一運算單元及所述第二運算單元用于將權重全部移交至交界相位的一邊，改變一次相位；所述獨熱碼邏輯單元用于改變所述第二編碼的相位；所述溫度計碼邏輯單元用于改變所述第一編碼的相位。

3.根據(jù)權利要求1所述的數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，所述控制單元輸出的所述數(shù)據(jù)控制信號及所述相位控制信號均為二進制編碼。

4.根據(jù)權利要求1所述的數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，所述時鐘混頻器包括：M個電流切換單元、第三電阻、第四電阻、第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管和第四NMOS晶體管；其中，M為大于1的自然數(shù)；所述第三電阻的一端和所述第四電阻的一端均與電源相連；所述第三電阻的另一端、所述第一NMOS晶體管的漏極及所述第三NMOS晶體管的漏極相連，連接點作為所述時鐘混頻器的一個輸出端；所述第四電阻的另一端、所述第二NMOS晶體管的漏極及所述第四NMOS晶體管的漏極相連，連接點作為所述時鐘混頻器的另一個輸出端；所述第一NMOS晶體管和所述第二NMOS晶體管的源極相連，連接點分別與所述M個電流切換單元的第一輸出端相連；所述第三NMOS晶體管和所述第四NMOS晶體管的源極相連，連接點分別與所述M個電流切換單元的第二輸出端相連；所述第一NMOS晶體管的柵極、所述第二NMOS晶體管的柵極、所述第三NMOS晶體管的柵極和所述第四NMOS晶體管的柵極分別作為所述時鐘混頻器的輸入端；所述M個電流切換單元的輸入端分別接收所述第一編碼，所述M個電流切換單元的接地端均接地。

5.根據(jù)權利要求4所述的數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，所述時鐘混頻器還包括：M 1個尾電流提供單元、第五電阻、第一開關及第二開關；M個尾電流提供單元的一端分別與所述M個電流切換單元的接地端一一對應相連；所述第一開關的一端與所述M個電流切換單元的第一輸出端相連；所述第二開關的一端與所述M個電流切換單元的第二輸出端相連；所述第一開關的另一端、所述第二開關的另一端、所述第五電阻的一端及另一個尾電流提供單元的一端相連；所述M 1個尾電流提供單元的另一端均接地；所述第五電阻的另一端與所述電源相連。

6.根據(jù)權利要求4或5所述的數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，所述電流切換單元包括：第五NMOS晶體管、第六NMOS晶體管及第七NMOS晶體管；其中：所述第六NMOS晶體管的漏極為所述電流切換單元的第一輸出端；所述第七NMOS晶體管的漏極為所述電流切換單元的第二輸出端；所述第六NMOS晶體管的源極、所述第七NMOS晶體管的源極及所述第五NMOS晶體管的漏極相連；所述第六NMOS晶體管的柵極及所述第七NMOS晶體管的柵極分別作為所述電流切換單元的兩個輸入端，接收所述第一編碼中兩個反向的信號；所述第五NMOS晶體管的源極接地；所述第五NMOS晶體管的柵極接收偏置電壓。

7.根據(jù)權利要求4或5所述的數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，所述尾電流提供單元為電流源或者電流漏。

8.根據(jù)權利要求1所述的數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，所述多路復用器包括兩個選擇電路，每個選擇電路包括：N個第一NMOS晶體管；其中每兩個第一NMOS晶體管的源極相連，柵極分別接收相差180°相位的兩個相位時鐘，接收相鄰相位時鐘的第一NMOS晶體管的漏極相連，連接點分別作為所述選擇電路的兩個輸出端；N/2個第二NMOS晶體管；每個所述第二NMOS晶體管的漏極分別與兩個第一NMOS晶體管的源極連接點相連，N/2個所述第二NMOS晶體管的源極相連，柵極分別接收所述第二編碼；源極接地的第三NMOS晶體管；所述第三NMOS晶體管的柵極接收偏置電壓，漏極與所述第二NMOS晶體管的源極連接點相連；與所述選擇電路的兩個輸出端相連的負載元件，用于對接收的N個相位時鐘進行擺幅限制。

9.根據(jù)權利要求8所述的數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，所述負載元件包括：第一電阻及第二電阻；其中：所述第一電阻的一端與所述選擇電路的一個輸出端相連；所述第二電阻的一端與所述選擇電路的另一個輸出端相連；所述第一電阻的另一端與所述第二電阻的另一端相連，連接點與電源相連。

10.一種數(shù)據(jù)時鐘恢復電路的相位插值器，其特征在于，與數(shù)據(jù)時鐘恢復電路的控制單元相連，所述相位插值器包括：編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時鐘對所述控制單元輸出的數(shù)據(jù)控制信號進行采樣，生成采樣信號，根據(jù)接收的采樣時鐘或者多相位時鐘組對所述采樣信號進行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼；N個時鐘混頻器；每個所述時鐘混頻器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第一編碼，選擇N個相位時鐘中的兩個接收并進行加權模擬運算之后生成并輸出的新相位時鐘；其中，N為大于等于4的偶數(shù)；兩個差分轉單端放大器；每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用于將所述時鐘混頻器輸出的小信號放大成全擺幅信號；所述編碼電路包括：第一采樣單元，用于根據(jù)接收的所述并行時鐘對所述控制單元輸出的所述數(shù)據(jù)控制信號進行采樣，生成采樣信號；第二采樣單元，用于根據(jù)接收的所述采樣時鐘或者所述多相位時鐘組對所述采樣信號進行采樣，確定所述參考數(shù)據(jù)值；第一延遲單元，用于將所述參考數(shù)據(jù)值的高三位延遲所述并行時鐘的兩個周期，得到高三位延遲值；判斷單元，用于根據(jù)所述參考數(shù)據(jù)值的高三位和所述高三位延遲值進行邏輯處理，并判斷是否跨象限；第一運算單元，用于根據(jù)所述判斷單元的判斷結果及所述參考數(shù)據(jù)值的低四位進行邏輯運算，得到低四位運算值；第二運算單元，用于根據(jù)所述判斷單元的判斷結果及所述控制單元輸出的所述相位控制信號，得到最低位運算值；溫度計碼邏輯單元，用于根據(jù)所述低四位運算值及所述最低位運算值進行溫度計碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位為根據(jù)所述最低位運算值單獨編碼生成的。

11.一種數(shù)據(jù)時鐘恢復電路，其特征在于，包括：鎖相環(huán)，用于輸出N個相位時鐘；其中，N為大于等于4的偶數(shù)；控制單元，用于接收并行時鐘及并行數(shù)據(jù)，生成并輸出數(shù)據(jù)控制信號及相位控制信號；權利要求1至10任一所述的數(shù)據(jù)時鐘恢復電路的相位插值器。12.根據(jù)權利要求11所述的數(shù)據(jù)時鐘恢復電路，其特征在于，還包括：接收電路；所述接收電路與所述數(shù)據(jù)時鐘恢復電路的相位插值器的輸出端相連，用于接收采樣數(shù)據(jù)及所述數(shù)據(jù)時鐘恢復電路的相位插值器輸出的全擺幅信號；串并轉換電路；所述串并轉換電路的輸入端與所述接收電路的輸出端及所述數(shù)據(jù)時鐘恢復電路的相位插值器的輸出端相連，用于接收采樣數(shù)據(jù)及所述全擺幅信號，并將所述采樣數(shù)據(jù)進行串并轉換，生成所述并行時鐘、所述并行數(shù)據(jù)及采樣時鐘或者多相位時鐘組。

如圖1所示，所述《一種數(shù)據(jù)時鐘恢復電路及其相位插值器》與數(shù)據(jù)時鐘恢復電路的控制單元相連，所述相位插值器包括：編碼電路101；的輸入端與所述控制單元相連；兩個多路復用器102；每個多路復用器102的控制端與編碼電路101輸出端相連；時鐘混頻器103；時鐘混頻器103的控制端與編碼電路101輸出端相連，時鐘混頻器103的輸入端與多路復用器102的輸出端相連；兩個差分轉單端放大器104；每個差分轉單端放大器104的輸入端與時鐘混頻器103的輸出端相連。

編碼電路101根據(jù)接收的并行時鐘對所述控制單元輸出的數(shù)據(jù)控制信號進行采樣，生成采樣信號，根據(jù)接收的采樣時鐘或者多相位時鐘組對所述采樣信號進行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼和第二編碼；多路復用器102接收并根據(jù)所述第二編碼，選擇接收的N個相位時鐘中的兩個進行輸出；其中，N為大于等于4的偶數(shù)；時鐘混頻器103接收并根據(jù)所述第一編碼，接收所述兩個相位時鐘進行加權模擬運算之后生成并輸出的新相位時鐘；差分轉單端放大器104將所述時鐘混頻器輸出的小信號放大成全擺幅信號。

具體工作流程為：

以N為8為例進行說明，兩個多路復用器102接收的8個相位時鐘分別為phase_0、phase_180、phase_90、phase_270、phase_45、phase_225、phase_135和phase_315。

編碼電路101根據(jù)接收的并行時鐘cdr_clk對所述控制單元輸出的數(shù)據(jù)控制信號cdr_code進行采樣，根據(jù)接收的采樣時鐘cdr_fast_clk或者多相位時鐘組cdr_bus_clk<3:0>對所述采樣信號進行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號pi_dir進行處理，生成第一編碼和第二編碼；首先在系統(tǒng)上電后所述控制單元會復位所述相位插值器的編碼電路101，以使編碼電路101送出一組希望的第二編碼控制多路復用器102去選取兩組時鐘作為多路復用器102的輸出；在具體的實際應用中，編碼電路101送出的第二編碼可以為8位編碼信號，其偶數(shù)位和奇數(shù)位有均有一位為高電平信號，其他為低電平信號，而且這兩位為高電平信號的編碼位置上是相鄰的。編碼為高電平的控制信號將會閉合開關，兩組時鐘會被選取并放大輸出。復位時為高電平信號的兩位編碼信號為設計時預先設定好的。

然后，被選取的兩組時鐘CLKA /-和CLKB /-將會同時送給時鐘混頻器103進行加權插值混頻，復位時的編碼電路101送給時鐘混頻器103的第一編碼（在具體的應用中可以為32位編碼信號）為高電平的信號會作為權重的選取信號；在具體的實際應用中，其中的一組希望將被使用加權插值運算的時鐘的編碼控制信號全為高電平信號，另一組不希望將被使用加權插值運算的時鐘的編碼控制信號全為低電平信號。此時時鐘混頻器103只會將一個帶全部權重信息的時鐘信號放大送出，然后時鐘混頻器103放大輸出信號MIX /-再送給差分轉單端放大器104，差分轉單端放大器104主要功能是將時鐘混頻器放大輸出的小信號放大成全擺幅信號CLKP和CLKN，最終送給前端模擬的接收電路使用。復位的目的是保證數(shù)據(jù)時鐘恢復電路整個環(huán)路工作在一個確切的一個狀態(tài)，不至于環(huán)路斷開。

復位后，當接收電路接收到所述相位插值器送給的時鐘信號后，會對串行數(shù)據(jù)進行采樣并將串行數(shù)據(jù)轉變成并行數(shù)據(jù)，然后再供給所述控制單元去判斷當前位置的時鐘所采樣的數(shù)據(jù)是否是最佳的采樣數(shù)據(jù)，如果不是將進一步發(fā)送信號控制所述相位插值器來改變時鐘的延遲位置，使時鐘超前或者滯后，最終會形成一個時鐘動態(tài)跟隨數(shù)據(jù)的穩(wěn)定狀態(tài)。該實施例所述的數(shù)據(jù)時鐘恢復電路的相位插值器，編碼電路101將所述控制單元輸出的數(shù)據(jù)控制信號和相位控制信號進行編碼，變成多路復用器102和時鐘混頻器103工作時所需要的特殊數(shù)字信號（所述第一編碼和所述第二編碼），然后控制多路復用器102和時鐘混頻器103先后無縫協(xié)同工作，實現(xiàn)了無突變的平滑過渡；并且差分轉單端放大器104輸出的所述全擺幅信號，可以供給所述控制單元去判斷當前位置的時鐘所采樣的數(shù)據(jù)是否是最佳的采樣數(shù)據(jù)，如果不是將進一步控制編碼電路101來改變所述相位插值器輸出時鐘的延遲位置，使時鐘超前或者滯后，最終會形成一個時鐘動態(tài)跟隨數(shù)據(jù)的穩(wěn)定狀態(tài)。

優(yōu)選的，所述編碼電路包括：

第一采樣單元，用于根據(jù)接收的所述并行時鐘對所述控制單元輸出的所述數(shù)據(jù)控制信號進行采樣；

第二采樣單元，用于根據(jù)接收的所述采樣時鐘或者所述多相位時鐘組對所述采樣信號進行采樣，確定所述參考數(shù)據(jù)值；

第一延遲單元，用于將所述參考數(shù)據(jù)值的高三位延遲所述并行時鐘的兩個周期，得到高三位延遲值；

判斷單元，用于根據(jù)所述參考數(shù)據(jù)值的高三位和所述高三位延遲值進行邏輯處理，并判斷是否跨象限；

第一運算單元，用于根據(jù)所述判斷單元的判斷結果及所述參考數(shù)據(jù)值的低四位進行邏輯運算，得到低四位運算值；

第二運算單元，用于根據(jù)所述判斷單元的判斷結果及所述控制單元輸出的所述相位控制信號，得到最低位運算值；

獨熱碼邏輯單元，用于根據(jù)所述高三位延遲值進行獨熱碼邏輯處理，生成所述第二編碼；

溫度計碼邏輯單元，用于根據(jù)所述低四位運算值及所述最低位運算值進行溫度計碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位為根據(jù)所述最低位運算值單獨編碼生成的。

優(yōu)選的，當所述判斷單元的判斷結果為跨象限時，所述第一運算單元及所述第二運算單元用于將權重全部移交至交界相位的一邊，改變一次相位；所述獨熱碼邏輯單元用于改變所述第二編碼的相位；所述溫度計碼邏輯單元用于改變所述第一編碼的相位。 具體的工作原理為：

從所述控制單元輸出的所述參考數(shù)據(jù)值cdr_code<6:0>的高三位將會編碼成為所述多路復用器的所述第二編碼mux_sel<7:0>，去選擇將要參與混頻的兩組輸入時鐘信號；所述參考數(shù)據(jù)值cdr_code<6:0>的低四位將會編碼成為所述時鐘混頻器的所述第一編碼mix_sel<15:0>（mix_sel_b<15:0>是反向信號）去生成所述新相位時鐘。

值得說明的是，所述第一編碼的最低位mix_sel<0>（mix_sel_b<0>是反向信號）的碼值必須單獨進行編碼，因為這個最低位碼值不僅影響了編碼的速度，也影響著時鐘象限的平滑轉移。該碼值在編碼時需要額外的控制信號，即代表相位的超前或滯后的相位控制信號pi_dir。所述第一編碼的最低位mix_sel<0>的碼值根據(jù)所述相位控制信號pi_dir和當前的所在象限標志共同來決定編碼出的。

所述參考數(shù)據(jù)值cdr_code<6:0>、所述第二編碼mux_sel<7:0>及所述第一編碼mix_sel<15:0>的對應關系可以參見表1：

根據(jù)時鐘混頻器的權重取值，可以將所述第一編碼mix_sel<15:0>和mix_sel_b<15:0>互換，不必重新考慮編碼，均在本申請的保護范圍內(nèi)。

圖2所示為N個相位時鐘與權重的對應關系；當所述判斷單元的判斷結果為跨象限時，在相位跨界處需要進行特殊處理，首先需要先將權重全部移至交界相位的一邊，相位改變一次；再改變多路復用器來換相位，此時權重不在此相位上，權重全在上一步的交界相位上，相位基本不變；最后改變時鐘混頻器，完成相位跳變，相位改變一次；從整個過程中不難看出，在相位跨界處，相位變化了兩次，基本沒有損失PI的響應速度。在整個CDR過程中，PI的編碼部分實現(xiàn)了只增加一個周期的延遲，基本沒有損耗CDR的帶寬。

如圖3所示的是上述編碼算法的具體實現(xiàn)時序圖，相位插值器接收到并行時鐘cdr_clk和采樣快時鐘cdr_fast_clk或者多相位時鐘組cdr_bus_clk<3:0>，將會對所述控制單元送達的數(shù)據(jù)控制信號cdr_code<6:0>及相位控制信號pi_dir進行重新采樣，先使用并行時鐘cdr_clk對數(shù)據(jù)采樣，保證接口時序的正確，然后使用采樣快時鐘cdr_fast_clk或者多相位時鐘組cdr_bus_clk<3:0>對并行時鐘采樣后的數(shù)據(jù)再重新采樣，這樣在快時鐘領域得參考點（所述參考數(shù)據(jù)值）就確定下來，再根據(jù)數(shù)控制信號據(jù)cdr_code<6:0>及相位控制信號pi_dir對數(shù)據(jù)進行邏輯編碼。首先先將參考數(shù)據(jù)值的高三位cdr_code_a<6:4>延遲兩個周期后得到高三位延遲值cdr_code_b<6:4>，然后和參考數(shù)據(jù)值的高三位cdr_code_a<6:4>進行簡單的異或邏輯判斷當前給出的二進制碼所代表的象限是否跨界（跨象限），接著使用這個判定結果信號將參考數(shù)據(jù)值的低四位cdr_code_a<3:0>邏輯運算得到cdr_code_b<3:0>，進一步邏輯運算得到低四位運算值cdr_code_c<3:0>，同時也使用這個判定結果信號結合相位控制信號pi_dir重新產(chǎn)生數(shù)據(jù)pre_mixcode_lsb，最后將高三位延遲值cdr_code_b<6:4>、低四位運算值cdr_code_c<3:0>和pre_mixcode_lsb一起送給核心編碼電路（所述獨熱碼邏輯單元和所述溫度計碼邏輯單元）進行編碼分別得到最終的編碼值mux_sel<7:0>，mix_sel<15:0>、mix_sel_b<15:0>。計入所述編碼電路的延時到圖3最右側的虛線所示的時鐘沿之前所有電路邏輯要全部完成，若時間不夠需要加入觸發(fā)器，同時時鐘也要隨之改變，視其具體應用環(huán)境而定，均在本申請的保護范圍內(nèi)。

值得說明的是，如果使用的采樣快時鐘cdr_fast_clk是并行時鐘cdr_clk的N倍，則采樣快時鐘cdr_fast_clk可以被和并行時鐘cdr_clk同頻的多相位時鐘組cdr_bus_clk 所代替，如果考慮使用并行時鐘cdr_clk的話，使用cdr_bus_clk 同樣是可以的，均在本申請的保護范圍內(nèi)。

如果不跨界，按不跨界的方式處理；如果跨界，按跨界的方式處理。圖3中在跨界的①，②，③三種狀態(tài)時，關鍵數(shù)據(jù)cdr_code_b<3:0>、cdr_code_c<3:0>及pre_mixcode_lsb的具體取值見表2和表3所示：

優(yōu)選的，所述控制單元輸出的所述數(shù)據(jù)控制信號及所述相位控制信號均為二進制編碼。

所述數(shù)據(jù)控制信號及所述相位控制信號均為二進制編碼，不會降低帶寬，再經(jīng)過PI的編碼電路即可產(chǎn)生可用碼值。

優(yōu)選的，如圖4所示，所述時鐘混頻器包括：M個電流切換單元、第三電阻R3、第四電阻R4、第一NMOS晶體管N1、第二NMOS晶體管N2、第三NMOS晶體管N3和第四NMOS晶體管N4；其中，M為大于1的自然數(shù)；第三電阻R3的一端和第四電阻R4的一端均與電源VDD相連；第三電阻R3的另一端、第一NMOS晶體管N1的漏極及第三NMOS晶體管N3的漏極相連，連接點作為所述時鐘混頻器的一個輸出端；第四電阻R4的另一端、第二NMOS晶體管N2的漏極及第四NMOS晶體管N4的漏極相連，連接點作為所述時鐘混頻器的另一個輸出端；第一NMOS晶體管N1和第二NMOS晶體管N2的源極相連，連接點分別與所述M個電流切換單元的第一輸出端a相連；第三NMOS晶體管N3和第四NMOS晶體管N4的源極相連，連接點分別與所述M個電流切換單元的第二輸出端b相連；第一NMOS晶體管N1的柵極、第二NMOS晶體管N2的柵極、第三NMOS晶體管N3的柵極和第四NMOS晶體管N4的柵極分別作為所述時鐘混頻器的輸入端；所述M個電流切換單元的輸入端分別接收所述第一編碼，所述M個電流切換單元的接地端均接地。

所述多路復用器輸出的兩組時鐘其中的CLKA 和CLKB 分別連接的增益管（第一NMOS晶體管N1和第三NMOS晶體管N3）的漏端連接一起MIX-，而CLKA-和CLKB-分別連接的增益管（第二NMOS晶體管N2和第四NMOS晶體管N4）的漏端連接一起MIX ，分別共用一個負載元件（第三電阻R3或者第四電阻R4），這樣確保加權插值混頻的時鐘的延遲時間是漸近變化的，這個負載元件連接的節(jié)點就是時鐘混頻器的輸出節(jié)點。

各個增益管連接著代表權重的電流切換單元，這些電流切換單元連接的控制信號（第一編碼）來自編碼電路，每個電流切換單元均有兩個控制信號，而且這兩個控制信號是互斥的（如mix_sel<0>與mix_sel_b<0>，或者mix_sel<15>與mix_sel_b<15>），這樣也就保證了所有的電流切換單元所流經(jīng)的電流加在一起是一個固定電流，這個固定電流中有多少比例的電流流經(jīng)對應的增益管，也就代表了增益管對應的時鐘的權重大小。當來自編碼電路輸出的控制信號（第一編碼）發(fā)生改變，兩組時鐘的權重比例即發(fā)生改變，時鐘混頻器的輸出時鐘的延遲時間也就隨著改變，從而完成加權插值整個過程。

圖4所示的電流切換單元以16個為例進行展示，控制電流切換單元的控制信號為32個。電流切換單元個數(shù)也可以為其他數(shù)量，可以取大于1的自然數(shù)，當然也是有極限的，視其具體的應用環(huán)境而定。

或者，如圖5所示，所述時鐘混頻器還包括：M 1個尾電流提供單元、第五電阻R5、第一開關S1及第二開關S2；

M個尾電流提供單元的一端分別與所述M個電流切換單元的接地端一一對應相連；第一開關S1的一端與所述M個電流切換單元的第一輸出端a相連；第二開關S2的一端與所述M個電流切換單元的第二輸出端b相連；第一開關S1的另一端、第二開關S2的另一端、第五電阻R5的一端及另一個尾電流提供單元的一端相連；所述M 1個尾電流提供單元的另一端均接地；第五電阻R5的另一端與電源VDD相連。

優(yōu)選的，如圖6所示，圖4和圖5中的所述電流切換單元包括：第五NMOS晶體管N5、第六NMOS晶體管N6及第七NMOS晶體管N7；其中：

第六NMOS晶體管N6的漏極為所述電流切換單元的第一輸出端a；

第七NMOS晶體管N7的漏極為所述電流切換單元的第二輸出端b；

第六NMOS晶體管N6的源極、第七NMOS晶體管N7的源極及第五NMOS晶體管N5的漏極相連；

第六NMOS晶體管N6的柵極及第七NMOS晶體管N7的柵極分別作為所述電流切換單元的兩個輸入端，接收所述第一編碼中兩個反向的信號；第五NMOS晶體管N5的源極接地；第五NMOS晶體管N5的柵極接收偏置電壓。

電流切換單元電路如圖6所示，該單元電路主要由3個NMOS管組成（第五NMOS晶體管N5、第六NMOS晶體管N6及第七NMOS晶體管N7），其中第五NMOS晶體管N5為電流管用于提供加權的電流，第六NMOS晶體管N6及第七NMOS晶體管N7為開關切換管用于切換電流管的電流方向。對于一個單元電路來說，當編碼電路送來一對互斥的控制信號時，比如mix_sel為高電平信號，mix_sel_b為低電平信號，則第六NMOS晶體管N6閉合，第七NMOS晶體管N7斷開，第六NMOS晶體管N6所對應的時鐘的權重將會增加一個，第七NMOS晶體管N7所對應的時鐘的權重減少增加一個，導致相位插值器輸出時鐘位置會向第六NMOS晶體管N6所對應的時鐘移動，也意味著輸出時鐘的位置超前，反之滯后。這里選取的參考時鐘是不變。

圖5所示的所述時鐘混頻器采用圖6的電流切換單元，可以有效提高PI的線性度，并針對傳統(tǒng)的線性電流加權混頻方法進行了修正，采用了非線性電流加權混頻方法可以進一步提高了PI的線性度。達到了降低周期到周期抖動的目的，從而降低了誤碼率，提高了基于PI方式的自適應均衡技術的性能。

對于一個PI，其歸一化的權重用A1、A2表示，混頻的兩個相位時鐘用sin（ωT）和sin（ωT-φd），混頻后的時鐘為：

圖5所示的所述時鐘混頻器還給出了進一步提高線性的電荷充電的補償方法，其原理為：當電流切換單元里的電流全部都流向兩個輸入時鐘信號中的一個時，一組輸入時鐘信號具有全部的權重，另一組輸入時鐘信號沒有權重，這個時候沒有權重的輸入時鐘信號在權重全部變?yōu)?的過程會對輸出有擾動，因為圖4中的第一NMOS晶體管N1、第二NMOS晶體管N2（或者第三NMOS晶體管N3、第四NMOS晶體管N4）從飽和工作區(qū)突然變?yōu)榫€性區(qū)，會使得輸出節(jié)點電勢降低，從而影響了最終輸出，在權重全部變?yōu)?的過程，閉合第一開關S1（或者第二開關S2），斷開第二開關S2（或者第一開關S1），使得節(jié)點Vcomp對節(jié)點A（B）進行充電，這個節(jié)點Vcomp的設置一般小于輸出節(jié)點的最小信號電壓，這樣節(jié)點A（B）的電勢將會得到一定的補償，解決了第一NMOS晶體管N1、第二NMOS晶體管N2（或者第三NMOS晶體管N3、第四NMOS晶體管N4）的溝道漏電的難題，從而進一步提高了線性度。

優(yōu)選的，所述尾電流提供單元為電流源或者電流漏。

在具體的實際應用中，各個所述尾電流提供單元提供的電流不做具體限定，多個所述電流切換單元接收到的電流可以依次為68.1微安、65.7微安、63.8微安、62.3微安、61微安、60.2微安、59.6微安及59.3微安等等，視其具體應用環(huán)境而定。

優(yōu)選的，多路復用器102包括兩個選擇電路，每個選擇電路如圖7所示，包括：

N個第一NMOS晶體管N1；其中每兩個第一NMOS晶體管N1的源極相連，柵極分別接收相差180°相位的兩個相位時鐘，接收相鄰相位時鐘的第一NMOS晶體管的漏極相連，連接點分別作為所述選擇電路的兩個輸出端；

N/2個第二NMOS晶體管N2；每個第二NMOS晶體管N2的漏極分別與兩個第一NMOS晶體管N1的源極連接點相連，N/2個第二NMOS晶體管N2的源極相連，柵極分別接收所述第二編碼；

源極接地的第三NMOS晶體管N3；第三NMOS晶體管N3的柵極接收偏置電壓，漏極與第二NMOS晶體管N3的源極連接點相連；

與所述選擇電路的兩個輸出端相連的負載元件120，用于對接收的N個相位時鐘進行擺幅限制。

優(yōu)選的，如圖7所示，負載元件120包括：第一電阻R1及第二電阻R2；其中：

第一電阻R1的一端與所述選擇電路的一個輸出端相連；

第二電阻R2的一端與所述選擇電路的另一個輸出端相連；

第一電阻R1的另一端與第二電阻R2的另一端相連，連接點與電源VDD相連。

兩個多路復用器102輸入的多相位時鐘以8個時鐘phase_0、phase_180、phase_45、phase_225、phase_90、phase_270、phase_135和phase_315為例進行說明，圖7僅為其中的一個多路復用器102，接收phase_0、phase_180、phase_90、phase_270、mux_sel<0>、mux_sel<2>、mux_sel<4>和mux_sel<6>，另一個多路復用器102接收的是phase_45、phase_225、phase_135、phase_315、mux_sel<1>、mux_sel<3>、mux_sel<5>和mux_sel<7>，與圖7結構相同。

在復位時編碼電路送給的編碼信號只有mux_sel<1>和mux_sel<0>為高電平，其余的mux_sel<7:2>全為低電平。當編碼信號到達時，圖7中接收mux_sel<1>或mux_sel<0>的第二NMOS晶體管N2會閉合，phase_0/phase_180，phase_45/phase_225將會被多路復用器放大輸出。圖7中的nbias為偏置電壓。

負載元件120可以將輸入的多相位時鐘經(jīng)過多路復用器102之后限制在一定的擺幅范圍內(nèi)，適當?shù)母淖兌嗦窂陀闷?02和時鐘混頻器103二者的輸出節(jié)點的RC時間常數(shù)，從而可以送給時鐘混頻器103實現(xiàn)較寬頻率范圍（100兆赫茲—2吉赫茲）內(nèi)進行相位插值。

第一電阻R1及第二電阻R2構成了負載元件120，其作用是將輸入的多相位時鐘經(jīng)過所述多路復用器之后限制在一定的擺幅范圍內(nèi)，同時可以應用在較高的速度上。其中第二NMOS晶體管N2均為開關管，第一NMOS晶體管N1均為增益管。圖7所示，以開關管是設置在增益管下面為例進行展示，在具體的應用中也可以將開關管置于增益管得上面，優(yōu)點是減少增益管的米勒效應，即減少輸出信號對輸入信號的回饋影響，均在本申請的保護范圍內(nèi)。該實施例中給出的多相位時鐘輸入為8個時鐘，控制信號也為8個。多相位時鐘輸入的個數(shù)也可以為其他數(shù)量，可以取4、6、8…N大于4的偶數(shù)，N/2為奇數(shù)時，多相位時鐘輸入的使用接法有些特別之處，同樣在該發(fā)明的保護范圍內(nèi)。

該發(fā)明另一實施例還提供了另外一種數(shù)據(jù)時鐘恢復電路的相位插值器，與數(shù)據(jù)時鐘恢復電路的控制單元相連，所述相位插值器包括：

編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時鐘對所述控制單元輸出的數(shù)據(jù)控制信號進行采樣，生成采樣信號，根據(jù)接收的采樣時鐘或者多相位時鐘組對所述采樣信號進行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號進行處理，生成第一編碼；N個時鐘混頻器；每個所述時鐘混頻器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第一編碼，選擇N個相位時鐘中的兩個接收并進行加權模擬運算之后生成并輸出的新相位時鐘；其中，N為大于等于4的偶數(shù)；兩個差分轉單端放大器；每個所述差分轉單端放大器的輸入端與所述時鐘混頻器的輸出端相連，用于將所述時鐘混頻器輸出的小信號放大成全擺幅信號。

該實施例與上述實施例的區(qū)別在于：省去了上述實施例中的多路復用器，可以將時鐘混頻器多使用幾路來替代多路復用器，N個所述時鐘混頻器則具備所述多路復用器的功能，適用于較低的工作頻率，但是帶來的代價是面積會增大。上述實施例中使用了多路復用器，適用于較高的工作頻率，節(jié)省了所述相位插值器的面積，提高線性度，使得應用的頻率范圍變寬。兩者均在本申請的保護范圍內(nèi)，此處不做具體限定。

該發(fā)明另一實施例還提供了一種數(shù)據(jù)時鐘恢復電路，如圖8所示，包括：鎖相環(huán)201、控制單元202及上述實施例任一所述的數(shù)據(jù)時鐘恢復電路的相位插值器203。

其中，鎖相環(huán)201用于輸出N個相位時鐘；其中，N為大于等于4的偶數(shù)；控制單元202用于接收并行時鐘及并行數(shù)據(jù)，生成并輸出數(shù)據(jù)控制信號及相位控制信號；數(shù)據(jù)時鐘恢復電路的相位插值器203與上述實施例所述的數(shù)據(jù)時鐘恢復電路的相位插值器的結構及原理均相同。

優(yōu)選的，如圖8所示，所述數(shù)據(jù)時鐘恢復電路還包括：

接收電路204；接收電路204與數(shù)據(jù)時鐘恢復電路的相位插值器203的輸出端相連；串并轉換電路205；串并轉換電路205的輸入端與接收電路204的輸出端及數(shù)據(jù)時鐘恢復電路的相位插值器203的輸出端相連。

其中，接收電路204用于接收采樣數(shù)據(jù)及所述數(shù)據(jù)時鐘恢復電路的相位插值器輸出的全擺幅信號；串并轉換電路205用于接收采樣數(shù)據(jù)及所述全擺幅信號，并將所述采樣數(shù)據(jù)進行串并轉換，生成所述并行時鐘、所述并行數(shù)據(jù)及采樣時鐘或者多相位時鐘組。

對于同源的多通道傳輸系統(tǒng)，其傳輸過程中會伴隨著和數(shù)據(jù)速率有一定比例關系的同源時鐘，這樣在接收端的數(shù)據(jù)時鐘恢復過程中只需考慮時鐘和數(shù)據(jù)之間的瞬時位置偏移，采用時鐘混相的PI可以時時來改變時鐘的相位位置，從而修正時鐘與數(shù)據(jù)之間的偏移距離，即可達到最佳位置采樣數(shù)據(jù)的目的。

對于不同源的多通道傳輸系統(tǒng)，其傳輸過程中不會伴隨著和數(shù)據(jù)速率有一定比例關系的同源時鐘，這樣在接收端的數(shù)據(jù)時鐘恢復過程中不僅需考慮時鐘和數(shù)據(jù)之間的瞬時位置偏移，而且要考慮長時間頻偏的影響，采用高速PI可以時時來改變時鐘的相位位置，從而修正時鐘與數(shù)據(jù)之間的偏移距離，達到最佳位置采樣數(shù)據(jù)的目的。在CDR的環(huán)路中，CDR的控制單元作為整個環(huán)路的判斷控制中心，用來控制PI調(diào)整相位的控制信號一般都交給CDR的控制單元來完成，隨著數(shù)據(jù)通道數(shù)量和混頻相位數(shù)量的增加，這些控制信號將會變得繁復，給后期的版圖設計帶來難度，且時序?qū)⒉灰卓刂?，需要耗費更多的走線面積。

該申請中所述的數(shù)據(jù)時鐘恢復電路，能夠適用于不同源的多通道傳輸系統(tǒng)，針對繁復的控制信號而發(fā)明的所述編碼電路，可以降低后期的版圖設計難度，使得時序易于控制，從而降低成本；同樣無需復雜的象限邊界控制單元去檢測邊界跨越難題，避免了相位階躍的缺陷，實現(xiàn)了象限的平滑轉移。所述編碼電路采用了高速時鐘或者多相位時鐘來實現(xiàn)快速編碼功能，很大提高了的PI的跳變速度，使得PI在整個CDR環(huán)路中體現(xiàn)了一個運算邏輯時鐘的延遲，但最終使得整個CDR環(huán)路的帶寬有個較大提高，使得頻率跟蹤的能力也隨之提高。該發(fā)明可以滿足正負約6000ppm頻偏的跟蹤指標，理論最大可滿足正負約12000ppm頻偏的跟蹤指標，實現(xiàn)了任意最大跨度40°左右的跳變且在一個并行時鐘周期內(nèi)。

另外，針對PI的典型的非線性而提出的所述電流切換單元，可以有效提高PI的線性度以及電流的切換速度，并針對傳統(tǒng)的線性電流加權混頻方法進行了修正，采用了非線性電流加權混頻方法可以進一步提高了PI的線性度。達到了降低周期到周期抖動的目的，從而降低了誤碼率，提高了基于PI方式的自適應均衡技術的性能。

該說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。

一種數(shù)據(jù)時鐘恢復電路及其相位插值器榮譽表彰

2020年7月17日，《一種數(shù)據(jù)時鐘恢復電路及其相位插值器》獲得安徽省第七屆專利獎銀獎。

線性插值是一種較為簡單的插值方法，其插值函數(shù)為一次多項式。線性插值，在各插值節(jié)點上插值的誤差為0 。

如概述圖中所示，設函數(shù)

使?jié)M足

由解析幾何可知

稱

如果按照

以上插值多項式為一次多項式，這種插值稱為線性插值。

1）線性插值在一定允許誤差下，可以近似代替原來函數(shù)；

2）在查詢各種數(shù)值表時，可通過線性插值來得到表中沒有的數(shù)值。2100433B