一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器權(quán)利要求

1.《一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器》其特征在于，與數(shù)據(jù)時(shí)鐘恢復(fù)電路的控制單元相連，所述相位插值器包括：編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時(shí)鐘對(duì)所述控制單元輸出的數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)，根據(jù)接收的采樣時(shí)鐘或者多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號(hào)進(jìn)行處理，生成第一編碼和第二編碼；兩個(gè)多路復(fù)用器；每個(gè)所述多路復(fù)用器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第二編碼，選擇接收的N個(gè)相位時(shí)鐘中的兩個(gè)進(jìn)行輸出；其中，N為大于等于4的偶數(shù)；時(shí)鐘混頻器；所述時(shí)鐘混頻器的控制端與所述編碼電路輸出端相連，所述時(shí)鐘混頻器的輸入端與所述多路復(fù)用器的輸出端相連，所述時(shí)鐘混頻器用于接收并根據(jù)所述第一編碼，接收所述兩個(gè)相位時(shí)鐘進(jìn)行加權(quán)模擬運(yùn)算之后生成并輸出的新相位時(shí)鐘；兩個(gè)差分轉(zhuǎn)單端放大器；每個(gè)所述差分轉(zhuǎn)單端放大器的輸入端與所述時(shí)鐘混頻器的輸出端相連，用于將所述時(shí)鐘混頻器輸出的小信號(hào)放大成全擺幅信號(hào)；所述編碼電路包括：第一采樣單元，用于根據(jù)接收的所述并行時(shí)鐘對(duì)所述控制單元輸出的所述數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)；第二采樣單元，用于根據(jù)接收的所述采樣時(shí)鐘或者所述多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定所述參考數(shù)據(jù)值；第一延遲單元，用于將所述參考數(shù)據(jù)值的高三位延遲所述并行時(shí)鐘的兩個(gè)周期，得到高三位延遲值；判斷單元，用于根據(jù)所述參考數(shù)據(jù)值的高三位和所述高三位延遲值進(jìn)行邏輯處理，并判斷是否跨象限；第一運(yùn)算單元，用于根據(jù)所述判斷單元的判斷結(jié)果及所述參考數(shù)據(jù)值的低四位進(jìn)行邏輯運(yùn)算，得到低四位運(yùn)算值；第二運(yùn)算單元，用于根據(jù)所述判斷單元的判斷結(jié)果及所述控制單元輸出的所述相位控制信號(hào)，得到最低位運(yùn)算值；獨(dú)熱碼邏輯單元，用于根據(jù)所述高三位延遲值進(jìn)行獨(dú)熱碼邏輯處理，生成所述第二編碼；溫度計(jì)碼邏輯單元，用于根據(jù)所述低四位運(yùn)算值及所述最低位運(yùn)算值進(jìn)行溫度計(jì)碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位為根據(jù)所述最低位運(yùn)算值單獨(dú)編碼生成的。

2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，當(dāng)所述判斷單元的判斷結(jié)果為跨象限時(shí)，所述第一運(yùn)算單元及所述第二運(yùn)算單元用于將權(quán)重全部移交至交界相位的一邊，改變一次相位；所述獨(dú)熱碼邏輯單元用于改變所述第二編碼的相位；所述溫度計(jì)碼邏輯單元用于改變所述第一編碼的相位。

3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，所述控制單元輸出的所述數(shù)據(jù)控制信號(hào)及所述相位控制信號(hào)均為二進(jìn)制編碼。

4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，所述時(shí)鐘混頻器包括：M個(gè)電流切換單元、第三電阻、第四電阻、第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管和第四NMOS晶體管；其中，M為大于1的自然數(shù)；所述第三電阻的一端和所述第四電阻的一端均與電源相連；所述第三電阻的另一端、所述第一NMOS晶體管的漏極及所述第三NMOS晶體管的漏極相連，連接點(diǎn)作為所述時(shí)鐘混頻器的一個(gè)輸出端；所述第四電阻的另一端、所述第二NMOS晶體管的漏極及所述第四NMOS晶體管的漏極相連，連接點(diǎn)作為所述時(shí)鐘混頻器的另一個(gè)輸出端；所述第一NMOS晶體管和所述第二NMOS晶體管的源極相連，連接點(diǎn)分別與所述M個(gè)電流切換單元的第一輸出端相連；所述第三NMOS晶體管和所述第四NMOS晶體管的源極相連，連接點(diǎn)分別與所述M個(gè)電流切換單元的第二輸出端相連；所述第一NMOS晶體管的柵極、所述第二NMOS晶體管的柵極、所述第三NMOS晶體管的柵極和所述第四NMOS晶體管的柵極分別作為所述時(shí)鐘混頻器的輸入端；所述M個(gè)電流切換單元的輸入端分別接收所述第一編碼，所述M個(gè)電流切換單元的接地端均接地。

5.根據(jù)權(quán)利要求4所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，所述時(shí)鐘混頻器還包括：M 1個(gè)尾電流提供單元、第五電阻、第一開(kāi)關(guān)及第二開(kāi)關(guān)；M個(gè)尾電流提供單元的一端分別與所述M個(gè)電流切換單元的接地端一一對(duì)應(yīng)相連；所述第一開(kāi)關(guān)的一端與所述M個(gè)電流切換單元的第一輸出端相連；所述第二開(kāi)關(guān)的一端與所述M個(gè)電流切換單元的第二輸出端相連；所述第一開(kāi)關(guān)的另一端、所述第二開(kāi)關(guān)的另一端、所述第五電阻的一端及另一個(gè)尾電流提供單元的一端相連；所述M 1個(gè)尾電流提供單元的另一端均接地；所述第五電阻的另一端與所述電源相連。

6.根據(jù)權(quán)利要求4或5所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，所述電流切換單元包括：第五NMOS晶體管、第六NMOS晶體管及第七NMOS晶體管；其中：所述第六NMOS晶體管的漏極為所述電流切換單元的第一輸出端；所述第七NMOS晶體管的漏極為所述電流切換單元的第二輸出端；所述第六NMOS晶體管的源極、所述第七NMOS晶體管的源極及所述第五NMOS晶體管的漏極相連；所述第六NMOS晶體管的柵極及所述第七NMOS晶體管的柵極分別作為所述電流切換單元的兩個(gè)輸入端，接收所述第一編碼中兩個(gè)反向的信號(hào)；所述第五NMOS晶體管的源極接地；所述第五NMOS晶體管的柵極接收偏置電壓。

7.根據(jù)權(quán)利要求4或5所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，所述尾電流提供單元為電流源或者電流漏。

8.根據(jù)權(quán)利要求1所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，所述多路復(fù)用器包括兩個(gè)選擇電路，每個(gè)選擇電路包括：N個(gè)第一NMOS晶體管；其中每?jī)蓚€(gè)第一NMOS晶體管的源極相連，柵極分別接收相差180°相位的兩個(gè)相位時(shí)鐘，接收相鄰相位時(shí)鐘的第一NMOS晶體管的漏極相連，連接點(diǎn)分別作為所述選擇電路的兩個(gè)輸出端；N/2個(gè)第二NMOS晶體管；每個(gè)所述第二NMOS晶體管的漏極分別與兩個(gè)第一NMOS晶體管的源極連接點(diǎn)相連，N/2個(gè)所述第二NMOS晶體管的源極相連，柵極分別接收所述第二編碼；源極接地的第三NMOS晶體管；所述第三NMOS晶體管的柵極接收偏置電壓，漏極與所述第二NMOS晶體管的源極連接點(diǎn)相連；與所述選擇電路的兩個(gè)輸出端相連的負(fù)載元件，用于對(duì)接收的N個(gè)相位時(shí)鐘進(jìn)行擺幅限制。

9.根據(jù)權(quán)利要求8所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，所述負(fù)載元件包括：第一電阻及第二電阻；其中：所述第一電阻的一端與所述選擇電路的一個(gè)輸出端相連；所述第二電阻的一端與所述選擇電路的另一個(gè)輸出端相連；所述第一電阻的另一端與所述第二電阻的另一端相連，連接點(diǎn)與電源相連。

10.一種數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，其特征在于，與數(shù)據(jù)時(shí)鐘恢復(fù)電路的控制單元相連，所述相位插值器包括：編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時(shí)鐘對(duì)所述控制單元輸出的數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)，根據(jù)接收的采樣時(shí)鐘或者多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號(hào)進(jìn)行處理，生成第一編碼；N個(gè)時(shí)鐘混頻器；每個(gè)所述時(shí)鐘混頻器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第一編碼，選擇N個(gè)相位時(shí)鐘中的兩個(gè)接收并進(jìn)行加權(quán)模擬運(yùn)算之后生成并輸出的新相位時(shí)鐘；其中，N為大于等于4的偶數(shù)；兩個(gè)差分轉(zhuǎn)單端放大器；每個(gè)所述差分轉(zhuǎn)單端放大器的輸入端與所述時(shí)鐘混頻器的輸出端相連，用于將所述時(shí)鐘混頻器輸出的小信號(hào)放大成全擺幅信號(hào)；所述編碼電路包括：第一采樣單元，用于根據(jù)接收的所述并行時(shí)鐘對(duì)所述控制單元輸出的所述數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)；第二采樣單元，用于根據(jù)接收的所述采樣時(shí)鐘或者所述多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定所述參考數(shù)據(jù)值；第一延遲單元，用于將所述參考數(shù)據(jù)值的高三位延遲所述并行時(shí)鐘的兩個(gè)周期，得到高三位延遲值；判斷單元，用于根據(jù)所述參考數(shù)據(jù)值的高三位和所述高三位延遲值進(jìn)行邏輯處理，并判斷是否跨象限；第一運(yùn)算單元，用于根據(jù)所述判斷單元的判斷結(jié)果及所述參考數(shù)據(jù)值的低四位進(jìn)行邏輯運(yùn)算，得到低四位運(yùn)算值；第二運(yùn)算單元，用于根據(jù)所述判斷單元的判斷結(jié)果及所述控制單元輸出的所述相位控制信號(hào)，得到最低位運(yùn)算值；溫度計(jì)碼邏輯單元，用于根據(jù)所述低四位運(yùn)算值及所述最低位運(yùn)算值進(jìn)行溫度計(jì)碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位為根據(jù)所述最低位運(yùn)算值單獨(dú)編碼生成的。

11.一種數(shù)據(jù)時(shí)鐘恢復(fù)電路，其特征在于，包括：鎖相環(huán)，用于輸出N個(gè)相位時(shí)鐘；其中，N為大于等于4的偶數(shù)；控制單元，用于接收并行時(shí)鐘及并行數(shù)據(jù)，生成并輸出數(shù)據(jù)控制信號(hào)及相位控制信號(hào)；權(quán)利要求1至10任一所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器。12.根據(jù)權(quán)利要求11所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路，其特征在于，還包括：接收電路；所述接收電路與所述數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器的輸出端相連，用于接收采樣數(shù)據(jù)及所述數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器輸出的全擺幅信號(hào)；串并轉(zhuǎn)換電路；所述串并轉(zhuǎn)換電路的輸入端與所述接收電路的輸出端及所述數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器的輸出端相連，用于接收采樣數(shù)據(jù)及所述全擺幅信號(hào)，并將所述采樣數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，生成所述并行時(shí)鐘、所述并行數(shù)據(jù)及采樣時(shí)鐘或者多相位時(shí)鐘組。

《一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器》涉及數(shù)據(jù)時(shí)鐘恢復(fù)技術(shù)領(lǐng)域，尤其涉及一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器。

圖1為《一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器》實(shí)施例公開(kāi)的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器結(jié)構(gòu)示意圖；

圖2為該發(fā)明另一實(shí)施例公開(kāi)的相位時(shí)鐘與權(quán)重之間的對(duì)應(yīng)關(guān)系示意圖；

圖3為該發(fā)明另一實(shí)施例公開(kāi)的編碼電路中各個(gè)數(shù)據(jù)的時(shí)序圖；

圖4為該發(fā)明另一實(shí)施例公開(kāi)的時(shí)鐘混頻器的結(jié)構(gòu)示意圖；

圖5為該發(fā)明另一實(shí)施例公開(kāi)的另一時(shí)鐘混頻器的結(jié)構(gòu)示意圖；

圖6為該發(fā)明另一實(shí)施例公開(kāi)的電流切換單元的結(jié)構(gòu)示意圖；

圖7為該發(fā)明另一實(shí)施例公開(kāi)的多路復(fù)用器的結(jié)構(gòu)示意圖；

圖8為該發(fā)明另一實(shí)施例公開(kāi)的數(shù)據(jù)時(shí)鐘恢復(fù)電路的結(jié)構(gòu)示意圖。

一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器專(zhuān)利目的

《一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器》提供了一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器，以解決2015年12月之前的技術(shù)中數(shù)據(jù)時(shí)鐘恢復(fù)電路動(dòng)態(tài)性能差的問(wèn)題。

一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器技術(shù)方案

《一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器》與數(shù)據(jù)時(shí)鐘恢復(fù)電路的控制單元相連，所述相位插值器包括：

編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時(shí)鐘對(duì)所述控制單元輸出的數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)，根據(jù)接收的采樣時(shí)鐘或者多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號(hào)進(jìn)行處理，生成第一編碼和第二編碼；兩個(gè)多路復(fù)用器；每個(gè)所述多路復(fù)用器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第二編碼，選擇接收的N個(gè)相位時(shí)鐘中的兩個(gè)進(jìn)行輸出；其中，N為大于等于4的偶數(shù)；時(shí)鐘混頻器；所述時(shí)鐘混頻器的控制端與所述編碼電路輸出端相連，所述時(shí)鐘混頻器的輸入端與所述多路復(fù)用器的輸出端相連，所述時(shí)鐘混頻器用于接收并根據(jù)所述第一編碼，接收所述兩個(gè)相位時(shí)鐘進(jìn)行加權(quán)模擬運(yùn)算之后生成并輸出的新相位時(shí)鐘；兩個(gè)差分轉(zhuǎn)單端放大器；每個(gè)所述差分轉(zhuǎn)單端放大器的輸入端與所述時(shí)鐘混頻器的輸出端相連，用于將所述時(shí)鐘混頻器輸出的小信號(hào)放大成全擺幅信號(hào)。

優(yōu)選的，所述編碼電路包括：第一采樣單元，用于根據(jù)接收的所述并行時(shí)鐘對(duì)所述控制單元輸出的所述數(shù)據(jù)控制信號(hào)進(jìn)行采樣；第二采樣單元，用于根據(jù)接收的所述采樣時(shí)鐘或者所述多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定所述參考數(shù)據(jù)值；第一延遲單元，用于將所述參考數(shù)據(jù)值的高三位延遲所述并行時(shí)鐘的兩個(gè)周期，得到高三位延遲值；判斷單元，用于根據(jù)所述參考數(shù)據(jù)值的高三位和所述高三位延遲值進(jìn)行邏輯處理，并判斷是否跨象限；第一運(yùn)算單元，用于根據(jù)所述判斷單元的判斷結(jié)果及所述參考數(shù)據(jù)值的低四位進(jìn)行邏輯運(yùn)算，得到低四位運(yùn)算；第二運(yùn)算單元，用于根據(jù)所述判斷單元的判斷結(jié)果及所述控制單元輸出的所述相位控制信號(hào)，得到最低位運(yùn)算值；獨(dú)熱碼邏輯單元，用于根據(jù)所述高三位延遲值進(jìn)行獨(dú)熱碼邏輯處理，生成所述第二編碼；溫度計(jì)碼邏輯單元，用于根據(jù)所述低四位運(yùn)算值及所述最低位運(yùn)算值進(jìn)行溫度計(jì)碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位為根據(jù)所述最低位運(yùn)算值單獨(dú)編碼生成的。

優(yōu)選的，當(dāng)所述判斷單元的判斷結(jié)果為跨象限時(shí)，所述第一運(yùn)算單元及所述第二運(yùn)算單元用于將權(quán)重全部移交至交界相位的一邊，改變一次相位；所述獨(dú)熱碼邏輯單元用于改變所述第二編碼的相位；所述溫度計(jì)碼邏輯單元用于改變所述第一編碼的相位。 優(yōu)選的，所述控制單元輸出的所述數(shù)據(jù)控制信號(hào)及所述相位控制信號(hào)均為二進(jìn)制編碼。

優(yōu)選的，所述時(shí)鐘混頻器包括：M個(gè)電流切換單元、第三電阻、第四電阻、第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管和第四NMOS晶體管；其中，M為大于1的自然數(shù)； 所述第三電阻的一端和所述第四電阻的一端均與電源相連；所述第三電阻的另一端、所述第一NMOS晶體管的漏極及所述第三NMOS晶體管的漏極相連，連接點(diǎn)作為所述時(shí)鐘混頻器的一個(gè)輸出端；所述第四電阻的另一端、所述第二NMOS晶體管的漏極及所述第四NMOS晶體管的漏極相連，連接點(diǎn)作為所述時(shí)鐘混頻器的另一個(gè)輸出端；所述第一NMOS晶體管和所述第二NMOS晶體管的源極相連，連接點(diǎn)分別與所述M個(gè)電流切換單元的第一輸出端相連；所述第三NMOS晶體管和所述第四NMOS晶體管的源極相連，連接點(diǎn)分別與所述M個(gè)電流切換單元的第二輸出端相連；所述第一NMOS晶體管的柵極、所述第二NMOS晶體管的柵極、所述第三NMOS晶體管的柵極和所述第四NMOS晶體管的柵極分別作為所述時(shí)鐘混頻器的輸入端；所述M個(gè)電流切換單元的輸入端分別接收所述第一編碼，所述M個(gè)電流切換單元的接地端均接地。

優(yōu)選的，所述時(shí)鐘混頻器還包括：M 1個(gè)尾電流提供單元、第五電阻、第一開(kāi)關(guān)及第二開(kāi)關(guān)；M個(gè)尾電流提供單元的一端分別與所述M個(gè)電流切換單元的接地端一一對(duì)應(yīng)相連；所述第一開(kāi)關(guān)的一端與所述M個(gè)電流切換單元的第一輸出端相連；所述第二開(kāi)關(guān)的一端與所述M個(gè)電流切換單元的第二輸出端相連；所述第一開(kāi)關(guān)的另一端、所述第二開(kāi)關(guān)的另一端、所述第五電阻的一端及另一個(gè)尾電流提供單元的一端相連；所述M 1個(gè)尾電流提供單元的另一端均接地；所述第五電阻的另一端與所述電源相連。

優(yōu)選的，所述電流切換單元包括：第五NMOS晶體管、第六NMOS晶體管及第七NMOS晶體管；其中：所述第六NMOS晶體管的漏極為所述電流切換單元的第一輸出端；所述第七NMOS晶體管的漏極為所述電流切換單元的第二輸出端；所述第六NMOS晶體管的源極、所述第七NMOS晶體管的源極及所述第五NMOS晶體管的漏極相連；所述第六NMOS晶體管的柵極及所述第七NMOS晶體管的柵極分別作為所述電流切換單元的兩個(gè)輸入端，接收所述第一編碼中兩個(gè)反向的信號(hào)；所述第五NMOS晶體管的源極接地；所述第五NMOS晶體管的柵極接收偏置電壓。

優(yōu)選的，所述尾電流提供單元為電流源或者電流漏。優(yōu)選的，所述多路復(fù)用器包括兩個(gè)選擇電路，每個(gè)選擇電路包括：N個(gè)第一NMOS晶體管；其中每?jī)蓚€(gè)第一NMOS晶體管的源極相連，柵極分別接收相差180°相位的兩個(gè)相位時(shí)鐘，接收相鄰相位時(shí)鐘的第一NMOS晶體管的漏極相連，連接點(diǎn)分別作為所述選擇電路的兩個(gè)輸出端；N/2個(gè)第二NMOS晶體管；每個(gè)所述第二NMOS晶體管的漏極分別與兩個(gè)第一NMOS晶體管的源極連接點(diǎn)相連，N/2個(gè)所述第二NMOS晶體管的源極相連，柵極分別接收所述第二編碼；源極接地的第三NMOS晶體管；所述第三NMOS晶體管的柵極接收偏置電壓，漏極與所述第二NMOS晶體管的源極連接點(diǎn)相連；與所述選擇電路的兩個(gè)輸出端相連的負(fù)載元件，用于對(duì)接收的N個(gè)相位時(shí)鐘進(jìn)行擺幅限制。

優(yōu)選的，所述負(fù)載元件包括：第一電阻及第二電阻；其中：所述第一電阻的一端與所述選擇電路的一個(gè)輸出端相連；所述第二電阻的一端與所述選擇電路的另一個(gè)輸出端相連；所述第一電阻的另一端與所述第二電阻的另一端相連，連接點(diǎn)與電源相連。

一種數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，與數(shù)據(jù)時(shí)鐘恢復(fù)電路的控制單元相連，所述相位插值器包括：

編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時(shí)鐘對(duì)所述控制單元輸出的數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)，根據(jù)接收的采樣時(shí)鐘或者多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號(hào)進(jìn)行處理，生成第一編碼；N個(gè)時(shí)鐘混頻器；每個(gè)所述時(shí)鐘混頻器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第一編碼，選擇N個(gè)相位時(shí)鐘中的兩個(gè)接收并進(jìn)行加權(quán)模擬運(yùn)算之后生成并輸出的新相位時(shí)鐘；其中，N為大于等于4的偶數(shù)；兩個(gè)差分轉(zhuǎn)單端放大器；每個(gè)所述差分轉(zhuǎn)單端放大器的輸入端與所述時(shí)鐘混頻器的輸出端相連，用于將所述時(shí)鐘混頻器輸出的小信號(hào)放大成全擺幅信號(hào)。

一種數(shù)據(jù)時(shí)鐘恢復(fù)電路，包括：鎖相環(huán)，用于輸出N個(gè)相位時(shí)鐘；其中，N為大于等于4的偶數(shù)；控制單元，用于接收并行時(shí)鐘及并行數(shù)據(jù)，生成并輸出數(shù)據(jù)控制信號(hào)及相位控制信號(hào)；上述任一所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器。

優(yōu)選的，還包括：接收電路；所述接收電路與所述數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器的輸出端相連，用于接收采樣數(shù)據(jù)及所述數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器輸出的全擺幅信號(hào)；串并轉(zhuǎn)換電路；所述串并轉(zhuǎn)換電路的輸入端與所述接收電路的輸出端及所述數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器的輸出端相連，用于接收采樣數(shù)據(jù)及所述全擺幅信號(hào)，并將所述采樣數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，生成所述并行時(shí)鐘、所述并行數(shù)據(jù)及采樣時(shí)鐘或者多相位時(shí)鐘組。

一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器改善效果

《一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器》公開(kāi)的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，通過(guò)編碼電路根據(jù)接收的并行時(shí)鐘對(duì)所述控制單元輸出的數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)，根據(jù)接收的采樣時(shí)鐘或者多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號(hào)進(jìn)行處理，生成第一編碼和第二編碼；由多路復(fù)用器接收并根據(jù)所述第二編碼，選擇接收的N個(gè)相位時(shí)鐘中的兩個(gè)進(jìn)行輸出；由時(shí)鐘混頻器接收并根據(jù)所述第一編碼，接收所述兩個(gè)相位時(shí)鐘進(jìn)行加權(quán)模擬運(yùn)算之后生成并輸出的新相位時(shí)鐘；再由差分轉(zhuǎn)單端放大器將所述時(shí)鐘混頻器輸出的小信號(hào)放大成全擺幅信號(hào)，供給所述控制單元去判斷當(dāng)前位置的時(shí)鐘所采樣的數(shù)據(jù)是否是最佳的采樣數(shù)據(jù)，如果不是將進(jìn)一步控制所述編碼電路來(lái)改變所述相位插值器輸出時(shí)鐘的延遲位置，使時(shí)鐘超前或者滯后，最終會(huì)形成一個(gè)時(shí)鐘動(dòng)態(tài)跟隨數(shù)據(jù)的穩(wěn)定狀態(tài)。

在串行通信系統(tǒng)的接收端中，數(shù)據(jù)時(shí)鐘恢復(fù)電路（CDR，Clockand Data Recovery）用于從接收的串行數(shù)據(jù)流中提取時(shí)鐘且恢復(fù)出數(shù)據(jù)，CDR的性能直接制約著通信的質(zhì)量。相位插值器（PI，Phase Interpolator）用于在CDR中對(duì)采樣的時(shí)鐘相位進(jìn)行調(diào)整，以便實(shí)現(xiàn)數(shù)據(jù)的正確采樣。能夠精確調(diào)節(jié)時(shí)鐘相位的PI對(duì)于在接收端能否能夠正確地恢復(fù)出發(fā)送端的數(shù)據(jù)非常重要。

在實(shí)際應(yīng)用中由于工藝和環(huán)境溫度的影響，在CDR的工作過(guò)程中可能會(huì)產(chǎn)生相位階躍，從而導(dǎo)致其抖動(dòng)性能的下降，直接惡化CDR的動(dòng)態(tài)特性。

如圖1所示，所述《一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器》與數(shù)據(jù)時(shí)鐘恢復(fù)電路的控制單元相連，所述相位插值器包括：編碼電路101；的輸入端與所述控制單元相連；兩個(gè)多路復(fù)用器102；每個(gè)多路復(fù)用器102的控制端與編碼電路101輸出端相連；時(shí)鐘混頻器103；時(shí)鐘混頻器103的控制端與編碼電路101輸出端相連，時(shí)鐘混頻器103的輸入端與多路復(fù)用器102的輸出端相連；兩個(gè)差分轉(zhuǎn)單端放大器104；每個(gè)差分轉(zhuǎn)單端放大器104的輸入端與時(shí)鐘混頻器103的輸出端相連。

編碼電路101根據(jù)接收的并行時(shí)鐘對(duì)所述控制單元輸出的數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)，根據(jù)接收的采樣時(shí)鐘或者多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號(hào)進(jìn)行處理，生成第一編碼和第二編碼；多路復(fù)用器102接收并根據(jù)所述第二編碼，選擇接收的N個(gè)相位時(shí)鐘中的兩個(gè)進(jìn)行輸出；其中，N為大于等于4的偶數(shù)；時(shí)鐘混頻器103接收并根據(jù)所述第一編碼，接收所述兩個(gè)相位時(shí)鐘進(jìn)行加權(quán)模擬運(yùn)算之后生成并輸出的新相位時(shí)鐘；差分轉(zhuǎn)單端放大器104將所述時(shí)鐘混頻器輸出的小信號(hào)放大成全擺幅信號(hào)。

具體工作流程為：

以N為8為例進(jìn)行說(shuō)明，兩個(gè)多路復(fù)用器102接收的8個(gè)相位時(shí)鐘分別為phase_0、phase_180、phase_90、phase_270、phase_45、phase_225、phase_135和phase_315。

編碼電路101根據(jù)接收的并行時(shí)鐘cdr_clk對(duì)所述控制單元輸出的數(shù)據(jù)控制信號(hào)cdr_code進(jìn)行采樣，根據(jù)接收的采樣時(shí)鐘cdr_fast_clk或者多相位時(shí)鐘組cdr_bus_clk<3:0>對(duì)所述采樣信號(hào)進(jìn)行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號(hào)pi_dir進(jìn)行處理，生成第一編碼和第二編碼；首先在系統(tǒng)上電后所述控制單元會(huì)復(fù)位所述相位插值器的編碼電路101，以使編碼電路101送出一組希望的第二編碼控制多路復(fù)用器102去選取兩組時(shí)鐘作為多路復(fù)用器102的輸出；在具體的實(shí)際應(yīng)用中，編碼電路101送出的第二編碼可以為8位編碼信號(hào)，其偶數(shù)位和奇數(shù)位有均有一位為高電平信號(hào)，其他為低電平信號(hào)，而且這兩位為高電平信號(hào)的編碼位置上是相鄰的。編碼為高電平的控制信號(hào)將會(huì)閉合開(kāi)關(guān)，兩組時(shí)鐘會(huì)被選取并放大輸出。復(fù)位時(shí)為高電平信號(hào)的兩位編碼信號(hào)為設(shè)計(jì)時(shí)預(yù)先設(shè)定好的。

然后，被選取的兩組時(shí)鐘CLKA /-和CLKB /-將會(huì)同時(shí)送給時(shí)鐘混頻器103進(jìn)行加權(quán)插值混頻，復(fù)位時(shí)的編碼電路101送給時(shí)鐘混頻器103的第一編碼（在具體的應(yīng)用中可以為32位編碼信號(hào)）為高電平的信號(hào)會(huì)作為權(quán)重的選取信號(hào)；在具體的實(shí)際應(yīng)用中，其中的一組希望將被使用加權(quán)插值運(yùn)算的時(shí)鐘的編碼控制信號(hào)全為高電平信號(hào)，另一組不希望將被使用加權(quán)插值運(yùn)算的時(shí)鐘的編碼控制信號(hào)全為低電平信號(hào)。此時(shí)時(shí)鐘混頻器103只會(huì)將一個(gè)帶全部權(quán)重信息的時(shí)鐘信號(hào)放大送出，然后時(shí)鐘混頻器103放大輸出信號(hào)MIX /-再送給差分轉(zhuǎn)單端放大器104，差分轉(zhuǎn)單端放大器104主要功能是將時(shí)鐘混頻器放大輸出的小信號(hào)放大成全擺幅信號(hào)CLKP和CLKN，最終送給前端模擬的接收電路使用。復(fù)位的目的是保證數(shù)據(jù)時(shí)鐘恢復(fù)電路整個(gè)環(huán)路工作在一個(gè)確切的一個(gè)狀態(tài)，不至于環(huán)路斷開(kāi)。

復(fù)位后，當(dāng)接收電路接收到所述相位插值器送給的時(shí)鐘信號(hào)后，會(huì)對(duì)串行數(shù)據(jù)進(jìn)行采樣并將串行數(shù)據(jù)轉(zhuǎn)變成并行數(shù)據(jù)，然后再供給所述控制單元去判斷當(dāng)前位置的時(shí)鐘所采樣的數(shù)據(jù)是否是最佳的采樣數(shù)據(jù)，如果不是將進(jìn)一步發(fā)送信號(hào)控制所述相位插值器來(lái)改變時(shí)鐘的延遲位置，使時(shí)鐘超前或者滯后，最終會(huì)形成一個(gè)時(shí)鐘動(dòng)態(tài)跟隨數(shù)據(jù)的穩(wěn)定狀態(tài)。該實(shí)施例所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，編碼電路101將所述控制單元輸出的數(shù)據(jù)控制信號(hào)和相位控制信號(hào)進(jìn)行編碼，變成多路復(fù)用器102和時(shí)鐘混頻器103工作時(shí)所需要的特殊數(shù)字信號(hào)（所述第一編碼和所述第二編碼），然后控制多路復(fù)用器102和時(shí)鐘混頻器103先后無(wú)縫協(xié)同工作，實(shí)現(xiàn)了無(wú)突變的平滑過(guò)渡；并且差分轉(zhuǎn)單端放大器104輸出的所述全擺幅信號(hào)，可以供給所述控制單元去判斷當(dāng)前位置的時(shí)鐘所采樣的數(shù)據(jù)是否是最佳的采樣數(shù)據(jù)，如果不是將進(jìn)一步控制編碼電路101來(lái)改變所述相位插值器輸出時(shí)鐘的延遲位置，使時(shí)鐘超前或者滯后，最終會(huì)形成一個(gè)時(shí)鐘動(dòng)態(tài)跟隨數(shù)據(jù)的穩(wěn)定狀態(tài)。

優(yōu)選的，所述編碼電路包括：

第一采樣單元，用于根據(jù)接收的所述并行時(shí)鐘對(duì)所述控制單元輸出的所述數(shù)據(jù)控制信號(hào)進(jìn)行采樣；

第二采樣單元，用于根據(jù)接收的所述采樣時(shí)鐘或者所述多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定所述參考數(shù)據(jù)值；

第一延遲單元，用于將所述參考數(shù)據(jù)值的高三位延遲所述并行時(shí)鐘的兩個(gè)周期，得到高三位延遲值；

判斷單元，用于根據(jù)所述參考數(shù)據(jù)值的高三位和所述高三位延遲值進(jìn)行邏輯處理，并判斷是否跨象限；

第一運(yùn)算單元，用于根據(jù)所述判斷單元的判斷結(jié)果及所述參考數(shù)據(jù)值的低四位進(jìn)行邏輯運(yùn)算，得到低四位運(yùn)算值；

第二運(yùn)算單元，用于根據(jù)所述判斷單元的判斷結(jié)果及所述控制單元輸出的所述相位控制信號(hào)，得到最低位運(yùn)算值；

獨(dú)熱碼邏輯單元，用于根據(jù)所述高三位延遲值進(jìn)行獨(dú)熱碼邏輯處理，生成所述第二編碼；

溫度計(jì)碼邏輯單元，用于根據(jù)所述低四位運(yùn)算值及所述最低位運(yùn)算值進(jìn)行溫度計(jì)碼邏輯處理，生成所述第一編碼；其中，所述第一編碼的最低位為根據(jù)所述最低位運(yùn)算值單獨(dú)編碼生成的。

優(yōu)選的，當(dāng)所述判斷單元的判斷結(jié)果為跨象限時(shí)，所述第一運(yùn)算單元及所述第二運(yùn)算單元用于將權(quán)重全部移交至交界相位的一邊，改變一次相位；所述獨(dú)熱碼邏輯單元用于改變所述第二編碼的相位；所述溫度計(jì)碼邏輯單元用于改變所述第一編碼的相位。 具體的工作原理為：

從所述控制單元輸出的所述參考數(shù)據(jù)值cdr_code<6:0>的高三位將會(huì)編碼成為所述多路復(fù)用器的所述第二編碼mux_sel<7:0>，去選擇將要參與混頻的兩組輸入時(shí)鐘信號(hào)；所述參考數(shù)據(jù)值cdr_code<6:0>的低四位將會(huì)編碼成為所述時(shí)鐘混頻器的所述第一編碼mix_sel<15:0>（mix_sel_b<15:0>是反向信號(hào)）去生成所述新相位時(shí)鐘。

值得說(shuō)明的是，所述第一編碼的最低位mix_sel<0>（mix_sel_b<0>是反向信號(hào)）的碼值必須單獨(dú)進(jìn)行編碼，因?yàn)檫@個(gè)最低位碼值不僅影響了編碼的速度，也影響著時(shí)鐘象限的平滑轉(zhuǎn)移。該碼值在編碼時(shí)需要額外的控制信號(hào)，即代表相位的超前或滯后的相位控制信號(hào)pi_dir。所述第一編碼的最低位mix_sel<0>的碼值根據(jù)所述相位控制信號(hào)pi_dir和當(dāng)前的所在象限標(biāo)志共同來(lái)決定編碼出的。

所述參考數(shù)據(jù)值cdr_code<6:0>、所述第二編碼mux_sel<7:0>及所述第一編碼mix_sel<15:0>的對(duì)應(yīng)關(guān)系可以參見(jiàn)表1：

根據(jù)時(shí)鐘混頻器的權(quán)重取值，可以將所述第一編碼mix_sel<15:0>和mix_sel_b<15:0>互換，不必重新考慮編碼，均在本申請(qǐng)的保護(hù)范圍內(nèi)。

圖2所示為N個(gè)相位時(shí)鐘與權(quán)重的對(duì)應(yīng)關(guān)系；當(dāng)所述判斷單元的判斷結(jié)果為跨象限時(shí)，在相位跨界處需要進(jìn)行特殊處理，首先需要先將權(quán)重全部移至交界相位的一邊，相位改變一次；再改變多路復(fù)用器來(lái)?yè)Q相位，此時(shí)權(quán)重不在此相位上，權(quán)重全在上一步的交界相位上，相位基本不變；最后改變時(shí)鐘混頻器，完成相位跳變，相位改變一次；從整個(gè)過(guò)程中不難看出，在相位跨界處，相位變化了兩次，基本沒(méi)有損失PI的響應(yīng)速度。在整個(gè)CDR過(guò)程中，PI的編碼部分實(shí)現(xiàn)了只增加一個(gè)周期的延遲，基本沒(méi)有損耗CDR的帶寬。

如圖3所示的是上述編碼算法的具體實(shí)現(xiàn)時(shí)序圖，相位插值器接收到并行時(shí)鐘cdr_clk和采樣快時(shí)鐘cdr_fast_clk或者多相位時(shí)鐘組cdr_bus_clk<3:0>，將會(huì)對(duì)所述控制單元送達(dá)的數(shù)據(jù)控制信號(hào)cdr_code<6:0>及相位控制信號(hào)pi_dir進(jìn)行重新采樣，先使用并行時(shí)鐘cdr_clk對(duì)數(shù)據(jù)采樣，保證接口時(shí)序的正確，然后使用采樣快時(shí)鐘cdr_fast_clk或者多相位時(shí)鐘組cdr_bus_clk<3:0>對(duì)并行時(shí)鐘采樣后的數(shù)據(jù)再重新采樣，這樣在快時(shí)鐘領(lǐng)域得參考點(diǎn)（所述參考數(shù)據(jù)值）就確定下來(lái)，再根據(jù)數(shù)控制信號(hào)據(jù)cdr_code<6:0>及相位控制信號(hào)pi_dir對(duì)數(shù)據(jù)進(jìn)行邏輯編碼。首先先將參考數(shù)據(jù)值的高三位cdr_code_a<6:4>延遲兩個(gè)周期后得到高三位延遲值cdr_code_b<6:4>，然后和參考數(shù)據(jù)值的高三位cdr_code_a<6:4>進(jìn)行簡(jiǎn)單的異或邏輯判斷當(dāng)前給出的二進(jìn)制碼所代表的象限是否跨界（跨象限），接著使用這個(gè)判定結(jié)果信號(hào)將參考數(shù)據(jù)值的低四位cdr_code_a<3:0>邏輯運(yùn)算得到cdr_code_b<3:0>，進(jìn)一步邏輯運(yùn)算得到低四位運(yùn)算值cdr_code_c<3:0>，同時(shí)也使用這個(gè)判定結(jié)果信號(hào)結(jié)合相位控制信號(hào)pi_dir重新產(chǎn)生數(shù)據(jù)pre_mixcode_lsb，最后將高三位延遲值cdr_code_b<6:4>、低四位運(yùn)算值cdr_code_c<3:0>和pre_mixcode_lsb一起送給核心編碼電路（所述獨(dú)熱碼邏輯單元和所述溫度計(jì)碼邏輯單元）進(jìn)行編碼分別得到最終的編碼值mux_sel<7:0>，mix_sel<15:0>、mix_sel_b<15:0>。計(jì)入所述編碼電路的延時(shí)到圖3最右側(cè)的虛線所示的時(shí)鐘沿之前所有電路邏輯要全部完成，若時(shí)間不夠需要加入觸發(fā)器，同時(shí)時(shí)鐘也要隨之改變，視其具體應(yīng)用環(huán)境而定，均在本申請(qǐng)的保護(hù)范圍內(nèi)。

值得說(shuō)明的是，如果使用的采樣快時(shí)鐘cdr_fast_clk是并行時(shí)鐘cdr_clk的N倍，則采樣快時(shí)鐘cdr_fast_clk可以被和并行時(shí)鐘cdr_clk同頻的多相位時(shí)鐘組cdr_bus_clk 所代替，如果考慮使用并行時(shí)鐘cdr_clk的話，使用cdr_bus_clk 同樣是可以的，均在本申請(qǐng)的保護(hù)范圍內(nèi)。

如果不跨界，按不跨界的方式處理；如果跨界，按跨界的方式處理。圖3中在跨界的①，②，③三種狀態(tài)時(shí)，關(guān)鍵數(shù)據(jù)cdr_code_b<3:0>、cdr_code_c<3:0>及pre_mixcode_lsb的具體取值見(jiàn)表2和表3所示：

優(yōu)選的，所述控制單元輸出的所述數(shù)據(jù)控制信號(hào)及所述相位控制信號(hào)均為二進(jìn)制編碼。

所述數(shù)據(jù)控制信號(hào)及所述相位控制信號(hào)均為二進(jìn)制編碼，不會(huì)降低帶寬，再經(jīng)過(guò)PI的編碼電路即可產(chǎn)生可用碼值。

優(yōu)選的，如圖4所示，所述時(shí)鐘混頻器包括：M個(gè)電流切換單元、第三電阻R3、第四電阻R4、第一NMOS晶體管N1、第二NMOS晶體管N2、第三NMOS晶體管N3和第四NMOS晶體管N4；其中，M為大于1的自然數(shù)；第三電阻R3的一端和第四電阻R4的一端均與電源VDD相連；第三電阻R3的另一端、第一NMOS晶體管N1的漏極及第三NMOS晶體管N3的漏極相連，連接點(diǎn)作為所述時(shí)鐘混頻器的一個(gè)輸出端；第四電阻R4的另一端、第二NMOS晶體管N2的漏極及第四NMOS晶體管N4的漏極相連，連接點(diǎn)作為所述時(shí)鐘混頻器的另一個(gè)輸出端；第一NMOS晶體管N1和第二NMOS晶體管N2的源極相連，連接點(diǎn)分別與所述M個(gè)電流切換單元的第一輸出端a相連；第三NMOS晶體管N3和第四NMOS晶體管N4的源極相連，連接點(diǎn)分別與所述M個(gè)電流切換單元的第二輸出端b相連；第一NMOS晶體管N1的柵極、第二NMOS晶體管N2的柵極、第三NMOS晶體管N3的柵極和第四NMOS晶體管N4的柵極分別作為所述時(shí)鐘混頻器的輸入端；所述M個(gè)電流切換單元的輸入端分別接收所述第一編碼，所述M個(gè)電流切換單元的接地端均接地。

所述多路復(fù)用器輸出的兩組時(shí)鐘其中的CLKA 和CLKB 分別連接的增益管（第一NMOS晶體管N1和第三NMOS晶體管N3）的漏端連接一起MIX-，而CLKA-和CLKB-分別連接的增益管（第二NMOS晶體管N2和第四NMOS晶體管N4）的漏端連接一起MIX ，分別共用一個(gè)負(fù)載元件（第三電阻R3或者第四電阻R4），這樣確保加權(quán)插值混頻的時(shí)鐘的延遲時(shí)間是漸近變化的，這個(gè)負(fù)載元件連接的節(jié)點(diǎn)就是時(shí)鐘混頻器的輸出節(jié)點(diǎn)。

各個(gè)增益管連接著代表權(quán)重的電流切換單元，這些電流切換單元連接的控制信號(hào)（第一編碼）來(lái)自編碼電路，每個(gè)電流切換單元均有兩個(gè)控制信號(hào)，而且這兩個(gè)控制信號(hào)是互斥的（如mix_sel<0>與mix_sel_b<0>，或者mix_sel<15>與mix_sel_b<15>），這樣也就保證了所有的電流切換單元所流經(jīng)的電流加在一起是一個(gè)固定電流，這個(gè)固定電流中有多少比例的電流流經(jīng)對(duì)應(yīng)的增益管，也就代表了增益管對(duì)應(yīng)的時(shí)鐘的權(quán)重大小。當(dāng)來(lái)自編碼電路輸出的控制信號(hào)（第一編碼）發(fā)生改變，兩組時(shí)鐘的權(quán)重比例即發(fā)生改變，時(shí)鐘混頻器的輸出時(shí)鐘的延遲時(shí)間也就隨著改變，從而完成加權(quán)插值整個(gè)過(guò)程。

圖4所示的電流切換單元以16個(gè)為例進(jìn)行展示，控制電流切換單元的控制信號(hào)為32個(gè)。電流切換單元個(gè)數(shù)也可以為其他數(shù)量，可以取大于1的自然數(shù)，當(dāng)然也是有極限的，視其具體的應(yīng)用環(huán)境而定。

或者，如圖5所示，所述時(shí)鐘混頻器還包括：M 1個(gè)尾電流提供單元、第五電阻R5、第一開(kāi)關(guān)S1及第二開(kāi)關(guān)S2；

M個(gè)尾電流提供單元的一端分別與所述M個(gè)電流切換單元的接地端一一對(duì)應(yīng)相連；第一開(kāi)關(guān)S1的一端與所述M個(gè)電流切換單元的第一輸出端a相連；第二開(kāi)關(guān)S2的一端與所述M個(gè)電流切換單元的第二輸出端b相連；第一開(kāi)關(guān)S1的另一端、第二開(kāi)關(guān)S2的另一端、第五電阻R5的一端及另一個(gè)尾電流提供單元的一端相連；所述M 1個(gè)尾電流提供單元的另一端均接地；第五電阻R5的另一端與電源VDD相連。

優(yōu)選的，如圖6所示，圖4和圖5中的所述電流切換單元包括：第五NMOS晶體管N5、第六NMOS晶體管N6及第七NMOS晶體管N7；其中：

第六NMOS晶體管N6的漏極為所述電流切換單元的第一輸出端a；

第七NMOS晶體管N7的漏極為所述電流切換單元的第二輸出端b；

第六NMOS晶體管N6的源極、第七NMOS晶體管N7的源極及第五NMOS晶體管N5的漏極相連；

第六NMOS晶體管N6的柵極及第七NMOS晶體管N7的柵極分別作為所述電流切換單元的兩個(gè)輸入端，接收所述第一編碼中兩個(gè)反向的信號(hào)；第五NMOS晶體管N5的源極接地；第五NMOS晶體管N5的柵極接收偏置電壓。

電流切換單元電路如圖6所示，該單元電路主要由3個(gè)NMOS管組成（第五NMOS晶體管N5、第六NMOS晶體管N6及第七NMOS晶體管N7），其中第五NMOS晶體管N5為電流管用于提供加權(quán)的電流，第六NMOS晶體管N6及第七NMOS晶體管N7為開(kāi)關(guān)切換管用于切換電流管的電流方向。對(duì)于一個(gè)單元電路來(lái)說(shuō)，當(dāng)編碼電路送來(lái)一對(duì)互斥的控制信號(hào)時(shí)，比如mix_sel為高電平信號(hào)，mix_sel_b為低電平信號(hào)，則第六NMOS晶體管N6閉合，第七NMOS晶體管N7斷開(kāi)，第六NMOS晶體管N6所對(duì)應(yīng)的時(shí)鐘的權(quán)重將會(huì)增加一個(gè)，第七NMOS晶體管N7所對(duì)應(yīng)的時(shí)鐘的權(quán)重減少增加一個(gè)，導(dǎo)致相位插值器輸出時(shí)鐘位置會(huì)向第六NMOS晶體管N6所對(duì)應(yīng)的時(shí)鐘移動(dòng)，也意味著輸出時(shí)鐘的位置超前，反之滯后。這里選取的參考時(shí)鐘是不變。

圖5所示的所述時(shí)鐘混頻器采用圖6的電流切換單元，可以有效提高PI的線性度，并針對(duì)傳統(tǒng)的線性電流加權(quán)混頻方法進(jìn)行了修正，采用了非線性電流加權(quán)混頻方法可以進(jìn)一步提高了PI的線性度。達(dá)到了降低周期到周期抖動(dòng)的目的，從而降低了誤碼率，提高了基于PI方式的自適應(yīng)均衡技術(shù)的性能。

對(duì)于一個(gè)PI，其歸一化的權(quán)重用A1、A2表示，混頻的兩個(gè)相位時(shí)鐘用sin（ωT）和sin（ωT-φd），混頻后的時(shí)鐘為：

圖5所示的所述時(shí)鐘混頻器還給出了進(jìn)一步提高線性的電荷充電的補(bǔ)償方法，其原理為：當(dāng)電流切換單元里的電流全部都流向兩個(gè)輸入時(shí)鐘信號(hào)中的一個(gè)時(shí)，一組輸入時(shí)鐘信號(hào)具有全部的權(quán)重，另一組輸入時(shí)鐘信號(hào)沒(méi)有權(quán)重，這個(gè)時(shí)候沒(méi)有權(quán)重的輸入時(shí)鐘信號(hào)在權(quán)重全部變?yōu)?的過(guò)程會(huì)對(duì)輸出有擾動(dòng)，因?yàn)閳D4中的第一NMOS晶體管N1、第二NMOS晶體管N2（或者第三NMOS晶體管N3、第四NMOS晶體管N4）從飽和工作區(qū)突然變?yōu)榫€性區(qū)，會(huì)使得輸出節(jié)點(diǎn)電勢(shì)降低，從而影響了最終輸出，在權(quán)重全部變?yōu)?的過(guò)程，閉合第一開(kāi)關(guān)S1（或者第二開(kāi)關(guān)S2），斷開(kāi)第二開(kāi)關(guān)S2（或者第一開(kāi)關(guān)S1），使得節(jié)點(diǎn)Vcomp對(duì)節(jié)點(diǎn)A（B）進(jìn)行充電，這個(gè)節(jié)點(diǎn)Vcomp的設(shè)置一般小于輸出節(jié)點(diǎn)的最小信號(hào)電壓，這樣節(jié)點(diǎn)A（B）的電勢(shì)將會(huì)得到一定的補(bǔ)償，解決了第一NMOS晶體管N1、第二NMOS晶體管N2（或者第三NMOS晶體管N3、第四NMOS晶體管N4）的溝道漏電的難題，從而進(jìn)一步提高了線性度。

優(yōu)選的，所述尾電流提供單元為電流源或者電流漏。

在具體的實(shí)際應(yīng)用中，各個(gè)所述尾電流提供單元提供的電流不做具體限定，多個(gè)所述電流切換單元接收到的電流可以依次為68.1微安、65.7微安、63.8微安、62.3微安、61微安、60.2微安、59.6微安及59.3微安等等，視其具體應(yīng)用環(huán)境而定。

優(yōu)選的，多路復(fù)用器102包括兩個(gè)選擇電路，每個(gè)選擇電路如圖7所示，包括：

N個(gè)第一NMOS晶體管N1；其中每?jī)蓚€(gè)第一NMOS晶體管N1的源極相連，柵極分別接收相差180°相位的兩個(gè)相位時(shí)鐘，接收相鄰相位時(shí)鐘的第一NMOS晶體管的漏極相連，連接點(diǎn)分別作為所述選擇電路的兩個(gè)輸出端；

N/2個(gè)第二NMOS晶體管N2；每個(gè)第二NMOS晶體管N2的漏極分別與兩個(gè)第一NMOS晶體管N1的源極連接點(diǎn)相連，N/2個(gè)第二NMOS晶體管N2的源極相連，柵極分別接收所述第二編碼；

源極接地的第三NMOS晶體管N3；第三NMOS晶體管N3的柵極接收偏置電壓，漏極與第二NMOS晶體管N3的源極連接點(diǎn)相連；

與所述選擇電路的兩個(gè)輸出端相連的負(fù)載元件120，用于對(duì)接收的N個(gè)相位時(shí)鐘進(jìn)行擺幅限制。

優(yōu)選的，如圖7所示，負(fù)載元件120包括：第一電阻R1及第二電阻R2；其中：

第一電阻R1的一端與所述選擇電路的一個(gè)輸出端相連；

第二電阻R2的一端與所述選擇電路的另一個(gè)輸出端相連；

第一電阻R1的另一端與第二電阻R2的另一端相連，連接點(diǎn)與電源VDD相連。

兩個(gè)多路復(fù)用器102輸入的多相位時(shí)鐘以8個(gè)時(shí)鐘phase_0、phase_180、phase_45、phase_225、phase_90、phase_270、phase_135和phase_315為例進(jìn)行說(shuō)明，圖7僅為其中的一個(gè)多路復(fù)用器102，接收phase_0、phase_180、phase_90、phase_270、mux_sel<0>、mux_sel<2>、mux_sel<4>和mux_sel<6>，另一個(gè)多路復(fù)用器102接收的是phase_45、phase_225、phase_135、phase_315、mux_sel<1>、mux_sel<3>、mux_sel<5>和mux_sel<7>，與圖7結(jié)構(gòu)相同。

在復(fù)位時(shí)編碼電路送給的編碼信號(hào)只有mux_sel<1>和mux_sel<0>為高電平，其余的mux_sel<7:2>全為低電平。當(dāng)編碼信號(hào)到達(dá)時(shí)，圖7中接收mux_sel<1>或mux_sel<0>的第二NMOS晶體管N2會(huì)閉合，phase_0/phase_180，phase_45/phase_225將會(huì)被多路復(fù)用器放大輸出。圖7中的nbias為偏置電壓。

負(fù)載元件120可以將輸入的多相位時(shí)鐘經(jīng)過(guò)多路復(fù)用器102之后限制在一定的擺幅范圍內(nèi)，適當(dāng)?shù)母淖兌嗦窂?fù)用器102和時(shí)鐘混頻器103二者的輸出節(jié)點(diǎn)的RC時(shí)間常數(shù)，從而可以送給時(shí)鐘混頻器103實(shí)現(xiàn)較寬頻率范圍（100兆赫茲—2吉赫茲）內(nèi)進(jìn)行相位插值。

第一電阻R1及第二電阻R2構(gòu)成了負(fù)載元件120，其作用是將輸入的多相位時(shí)鐘經(jīng)過(guò)所述多路復(fù)用器之后限制在一定的擺幅范圍內(nèi)，同時(shí)可以應(yīng)用在較高的速度上。其中第二NMOS晶體管N2均為開(kāi)關(guān)管，第一NMOS晶體管N1均為增益管。圖7所示，以開(kāi)關(guān)管是設(shè)置在增益管下面為例進(jìn)行展示，在具體的應(yīng)用中也可以將開(kāi)關(guān)管置于增益管得上面，優(yōu)點(diǎn)是減少增益管的米勒效應(yīng)，即減少輸出信號(hào)對(duì)輸入信號(hào)的回饋影響，均在本申請(qǐng)的保護(hù)范圍內(nèi)。該實(shí)施例中給出的多相位時(shí)鐘輸入為8個(gè)時(shí)鐘，控制信號(hào)也為8個(gè)。多相位時(shí)鐘輸入的個(gè)數(shù)也可以為其他數(shù)量，可以取4、6、8…N大于4的偶數(shù)，N/2為奇數(shù)時(shí)，多相位時(shí)鐘輸入的使用接法有些特別之處，同樣在該發(fā)明的保護(hù)范圍內(nèi)。

該發(fā)明另一實(shí)施例還提供了另外一種數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器，與數(shù)據(jù)時(shí)鐘恢復(fù)電路的控制單元相連，所述相位插值器包括：

編碼電路；所述編碼電路的輸入端與所述控制單元相連，用于根據(jù)接收的并行時(shí)鐘對(duì)所述控制單元輸出的數(shù)據(jù)控制信號(hào)進(jìn)行采樣，生成采樣信號(hào)，根據(jù)接收的采樣時(shí)鐘或者多相位時(shí)鐘組對(duì)所述采樣信號(hào)進(jìn)行采樣，確定參考數(shù)據(jù)值；根據(jù)所述參考數(shù)據(jù)值和所述控制單元輸出的相位控制信號(hào)進(jìn)行處理，生成第一編碼；N個(gè)時(shí)鐘混頻器；每個(gè)所述時(shí)鐘混頻器的控制端與所述編碼電路輸出端相連，用于接收并根據(jù)所述第一編碼，選擇N個(gè)相位時(shí)鐘中的兩個(gè)接收并進(jìn)行加權(quán)模擬運(yùn)算之后生成并輸出的新相位時(shí)鐘；其中，N為大于等于4的偶數(shù)；兩個(gè)差分轉(zhuǎn)單端放大器；每個(gè)所述差分轉(zhuǎn)單端放大器的輸入端與所述時(shí)鐘混頻器的輸出端相連，用于將所述時(shí)鐘混頻器輸出的小信號(hào)放大成全擺幅信號(hào)。

該實(shí)施例與上述實(shí)施例的區(qū)別在于：省去了上述實(shí)施例中的多路復(fù)用器，可以將時(shí)鐘混頻器多使用幾路來(lái)替代多路復(fù)用器，N個(gè)所述時(shí)鐘混頻器則具備所述多路復(fù)用器的功能，適用于較低的工作頻率，但是帶來(lái)的代價(jià)是面積會(huì)增大。上述實(shí)施例中使用了多路復(fù)用器，適用于較高的工作頻率，節(jié)省了所述相位插值器的面積，提高線性度，使得應(yīng)用的頻率范圍變寬。兩者均在本申請(qǐng)的保護(hù)范圍內(nèi)，此處不做具體限定。

該發(fā)明另一實(shí)施例還提供了一種數(shù)據(jù)時(shí)鐘恢復(fù)電路，如圖8所示，包括：鎖相環(huán)201、控制單元202及上述實(shí)施例任一所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器203。

其中，鎖相環(huán)201用于輸出N個(gè)相位時(shí)鐘；其中，N為大于等于4的偶數(shù)；控制單元202用于接收并行時(shí)鐘及并行數(shù)據(jù)，生成并輸出數(shù)據(jù)控制信號(hào)及相位控制信號(hào)；數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器203與上述實(shí)施例所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器的結(jié)構(gòu)及原理均相同。

優(yōu)選的，如圖8所示，所述數(shù)據(jù)時(shí)鐘恢復(fù)電路還包括：

接收電路204；接收電路204與數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器203的輸出端相連；串并轉(zhuǎn)換電路205；串并轉(zhuǎn)換電路205的輸入端與接收電路204的輸出端及數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器203的輸出端相連。

其中，接收電路204用于接收采樣數(shù)據(jù)及所述數(shù)據(jù)時(shí)鐘恢復(fù)電路的相位插值器輸出的全擺幅信號(hào)；串并轉(zhuǎn)換電路205用于接收采樣數(shù)據(jù)及所述全擺幅信號(hào)，并將所述采樣數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，生成所述并行時(shí)鐘、所述并行數(shù)據(jù)及采樣時(shí)鐘或者多相位時(shí)鐘組。

對(duì)于同源的多通道傳輸系統(tǒng)，其傳輸過(guò)程中會(huì)伴隨著和數(shù)據(jù)速率有一定比例關(guān)系的同源時(shí)鐘，這樣在接收端的數(shù)據(jù)時(shí)鐘恢復(fù)過(guò)程中只需考慮時(shí)鐘和數(shù)據(jù)之間的瞬時(shí)位置偏移，采用時(shí)鐘混相的PI可以時(shí)時(shí)來(lái)改變時(shí)鐘的相位位置，從而修正時(shí)鐘與數(shù)據(jù)之間的偏移距離，即可達(dá)到最佳位置采樣數(shù)據(jù)的目的。

對(duì)于不同源的多通道傳輸系統(tǒng)，其傳輸過(guò)程中不會(huì)伴隨著和數(shù)據(jù)速率有一定比例關(guān)系的同源時(shí)鐘，這樣在接收端的數(shù)據(jù)時(shí)鐘恢復(fù)過(guò)程中不僅需考慮時(shí)鐘和數(shù)據(jù)之間的瞬時(shí)位置偏移，而且要考慮長(zhǎng)時(shí)間頻偏的影響，采用高速PI可以時(shí)時(shí)來(lái)改變時(shí)鐘的相位位置，從而修正時(shí)鐘與數(shù)據(jù)之間的偏移距離，達(dá)到最佳位置采樣數(shù)據(jù)的目的。在CDR的環(huán)路中，CDR的控制單元作為整個(gè)環(huán)路的判斷控制中心，用來(lái)控制PI調(diào)整相位的控制信號(hào)一般都交給CDR的控制單元來(lái)完成，隨著數(shù)據(jù)通道數(shù)量和混頻相位數(shù)量的增加，這些控制信號(hào)將會(huì)變得繁復(fù)，給后期的版圖設(shè)計(jì)帶來(lái)難度，且時(shí)序?qū)⒉灰卓刂疲枰馁M(fèi)更多的走線面積。

該申請(qǐng)中所述的數(shù)據(jù)時(shí)鐘恢復(fù)電路，能夠適用于不同源的多通道傳輸系統(tǒng)，針對(duì)繁復(fù)的控制信號(hào)而發(fā)明的所述編碼電路，可以降低后期的版圖設(shè)計(jì)難度，使得時(shí)序易于控制，從而降低成本；同樣無(wú)需復(fù)雜的象限邊界控制單元去檢測(cè)邊界跨越難題，避免了相位階躍的缺陷，實(shí)現(xiàn)了象限的平滑轉(zhuǎn)移。所述編碼電路采用了高速時(shí)鐘或者多相位時(shí)鐘來(lái)實(shí)現(xiàn)快速編碼功能，很大提高了的PI的跳變速度，使得PI在整個(gè)CDR環(huán)路中體現(xiàn)了一個(gè)運(yùn)算邏輯時(shí)鐘的延遲，但最終使得整個(gè)CDR環(huán)路的帶寬有個(gè)較大提高，使得頻率跟蹤的能力也隨之提高。該發(fā)明可以滿足正負(fù)約6000ppm頻偏的跟蹤指標(biāo)，理論最大可滿足正負(fù)約12000ppm頻偏的跟蹤指標(biāo)，實(shí)現(xiàn)了任意最大跨度40°左右的跳變且在一個(gè)并行時(shí)鐘周期內(nèi)。

另外，針對(duì)PI的典型的非線性而提出的所述電流切換單元，可以有效提高PI的線性度以及電流的切換速度，并針對(duì)傳統(tǒng)的線性電流加權(quán)混頻方法進(jìn)行了修正，采用了非線性電流加權(quán)混頻方法可以進(jìn)一步提高了PI的線性度。達(dá)到了降低周期到周期抖動(dòng)的目的，從而降低了誤碼率，提高了基于PI方式的自適應(yīng)均衡技術(shù)的性能。

該說(shuō)明書(shū)中各個(gè)實(shí)施例采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說(shuō)明的都是與其他實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似部分互相參見(jiàn)即可。

一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器榮譽(yù)表彰

2020年7月17日，《一種數(shù)據(jù)時(shí)鐘恢復(fù)電路及其相位插值器》獲得安徽省第七屆專(zhuān)利獎(jiǎng)銀獎(jiǎng)。

線性插值是一種較為簡(jiǎn)單的插值方法，其插值函數(shù)為一次多項(xiàng)式。線性插值，在各插值節(jié)點(diǎn)上插值的誤差為0 。

如概述圖中所示，設(shè)函數(shù)

使?jié)M足

由解析幾何可知

稱(chēng)

如果按照

以上插值多項(xiàng)式為一次多項(xiàng)式，這種插值稱(chēng)為線性插值。

1）線性插值在一定允許誤差下，可以近似代替原來(lái)函數(shù)；

2）在查詢(xún)各種數(shù)值表時(shí)，可通過(guò)線性插值來(lái)得到表中沒(méi)有的數(shù)值。2100433B