離心機(jī)轉(zhuǎn)速及摩擦功耗分布式監(jiān)測(cè)系統(tǒng)規(guī)范

低功耗設(shè)計(jì)足一個(gè)復(fù)雜的綜合性課題，就流程而言，包括功耗建模、評(píng)估以及優(yōu)化等；就設(shè)計(jì)抽象層次而言，包括自系統(tǒng)級(jí)至版圖級(jí)的所有抽象層次。同時(shí)，功耗優(yōu)化與系統(tǒng)速度和面積等指標(biāo)的優(yōu)化密切相關(guān)，需要折中考慮。

動(dòng)態(tài)功耗與工作電壓的平方成正比，功耗可隨著工作電壓的降低以二次方的速度降低，因此降低工作電壓是降低功耗的有力措施。但是，僅僅降低工作電壓會(huì)導(dǎo)致傳播延遲加大，執(zhí)行時(shí)間變長(zhǎng)。然而，系統(tǒng)負(fù)載是隨時(shí)間變化的，因此并不需要微處理器所有時(shí)刻都保持高性能。動(dòng)態(tài)電壓調(diào)節(jié)DVS(Dynarnic Voltage Scaling)技術(shù)降低功耗的主要思路是根據(jù)芯片工作狀態(tài)改變功耗管理模式，從而在保證性能的基礎(chǔ)上降低功耗。在不同模式下，工作電壓可以進(jìn)行調(diào)整。為了精確地控制DVS，需要采用電壓調(diào)度模塊來(lái)實(shí)時(shí)改變工作電壓，電壓調(diào)度模塊通過(guò)分析當(dāng)前和過(guò)去狀態(tài)下系統(tǒng)工作情況的不同來(lái)預(yù)測(cè)電路的工作負(fù)荷。

在微處理器中，很大一部分功耗來(lái)自時(shí)鐘。時(shí)鐘是惟一在所有時(shí)間都充放電的信號(hào)，而且很多情況下引起不必要的門(mén)的翻轉(zhuǎn)，因此降低時(shí)鐘的開(kāi)關(guān)活動(dòng)性可以對(duì)降低整個(gè)系統(tǒng)的功耗產(chǎn)生很大的影響。門(mén)控時(shí)鐘包括門(mén)控邏輯模塊時(shí)鐘和門(mén)控寄存器時(shí)鐘。門(mén)控邏輯模塊時(shí)鐘對(duì)時(shí)鐘網(wǎng)絡(luò)進(jìn)行劃分，如果在當(dāng)前的時(shí)鐘周期內(nèi)，系統(tǒng)沒(méi)有用到某些邏輯模塊，則暫時(shí)切斷這些模塊的時(shí)鐘信號(hào)，從而明顯地降低開(kāi)關(guān)功耗。門(mén)控寄存器時(shí)鐘的原理是當(dāng)寄存器保持?jǐn)?shù)據(jù)時(shí)，關(guān)閉寄存器時(shí)鐘，以降低功耗。然而，門(mén)控時(shí)鐘易引起毛刺，必須對(duì)信號(hào)的時(shí)序加以嚴(yán)格限制，并對(duì)其進(jìn)行仔細(xì)的時(shí)序驗(yàn)證。

另一種常用的時(shí)鐘技術(shù)就是可變頻率時(shí)鐘。它根據(jù)系統(tǒng)性能要求，配置適當(dāng)?shù)臅r(shí)鐘頻率以避免不必要的功耗。門(mén)控時(shí)鐘實(shí)際上是可變頻率時(shí)鐘的一種極限情況(即只有零和最高頻率兩種值)，因此，可變頻率時(shí)鐘比門(mén)控時(shí)鐘技術(shù)更加有效，但需要系統(tǒng)內(nèi)嵌時(shí)鐘產(chǎn)生模塊PLL，增加了設(shè)計(jì)復(fù)雜度。Intel公司推出的采用先進(jìn)動(dòng)態(tài)功耗控制技術(shù)的Montecito處理器，就利用了變頻時(shí)鐘系統(tǒng)。該芯片內(nèi)嵌一個(gè)高精度數(shù)字電流表，利用封裝上的微小電壓降計(jì)算總電流；通過(guò)內(nèi)嵌的一個(gè)32位微處理器來(lái)調(diào)整主頻，達(dá)到64級(jí)動(dòng)態(tài)功耗調(diào)整的目的，大大降低了功耗。

并行結(jié)構(gòu)的原理是通過(guò)犧牲面積來(lái)降低功耗。將一個(gè)功能模塊復(fù)制為n(n≥2)個(gè)相同的模塊，這些模塊并行計(jì)算后通過(guò)數(shù)據(jù)選擇器選擇輸出，采用二分頻的并行結(jié)構(gòu)。

并行設(shè)計(jì)后，由于有多個(gè)模塊同時(shí)工作，提高了吞吐能力，可以把每個(gè)模塊的速度降低為原來(lái)的l/n。根據(jù)延時(shí)和工作電壓的線性關(guān)系，工作電壓可以相應(yīng)降低為原來(lái)的l／n，電容增大為原來(lái)的n倍，工作頻率降低為原來(lái)的l／n，根據(jù)式(1)功耗降低為原來(lái)的1／n2。并行設(shè)計(jì)的關(guān)鍵是算法設(shè)計(jì)，一般算法中并行計(jì)算的并行度往往比較低，并行度高的算法比較難開(kāi)發(fā)。例如：若原模塊的功耗為P=a×CL×V2dd×f，采用二分頻結(jié)構(gòu)，由于增加了一個(gè)模塊和數(shù)據(jù)選擇器，整個(gè)電容負(fù)載為2．2CL，工作頻率為f/2，工作電壓可以降為O．6 V。由此可見(jiàn)，二分頻并行結(jié)構(gòu)在保持原有電路性能的同時(shí)降低了60％的功耗。

流水線技術(shù)本質(zhì)上也是一種并行。把某一功能模塊分成n個(gè)階段進(jìn)行流水作業(yè)，每個(gè)階段由一個(gè)子模塊來(lái)完成，在子模塊之間插入寄存器。若工作頻率不變，對(duì)某個(gè)模塊的速度要求僅為原來(lái)的1／n，則工作電壓可以降低為原來(lái)的1／n，電容的變化不大(寄存器面積占的比例很小)，功耗可降低為原來(lái)的1／n2，面積基本不變，但增加了控制的復(fù)雜度。例如，若原模塊的功耗為P=α×C1×V2dd×f，采用流水線技術(shù)，由于增加了寄存器，整個(gè)電容負(fù)載為1．2CL，工作頻率不變，工作電壓降為0．6 V。由此可見(jiàn)，流水線技術(shù)能顯著降低系統(tǒng)功耗。

通過(guò)流水線技術(shù)和并行結(jié)構(gòu)降低功耗的前提是電路工作電壓可變。如果工作電壓固定，則這兩種方法只能提高電路的工作速度，并相應(yīng)地增加了電路的功耗。在深亞微米工藝下，工作電壓已經(jīng)比較接近閾值電壓，為了使工作電壓有足夠的下降空間，應(yīng)該降低闊值電壓；但是隨著閾值電壓的降低，亞閾值電流可能呈指數(shù)增長(zhǎng)，靜態(tài)功耗迅速增加。因此，電壓的下降空間有限。

設(shè)計(jì)低功耗單元庫(kù)是降低功耗的一個(gè)重要方法，包括調(diào)整單元尺寸、改進(jìn)電路結(jié)構(gòu)和版圖設(shè)計(jì)。用戶可以根據(jù)負(fù)載電容和電路延時(shí)的需要選擇不同尺寸的電路來(lái)實(shí)現(xiàn)，這樣會(huì)導(dǎo)致不同的功耗，因此可以根據(jù)需要設(shè)計(jì)不同尺寸的單元。同時(shí)，為常用的單元選擇低功耗的實(shí)現(xiàn)結(jié)構(gòu)，如觸發(fā)器、鎖存器和數(shù)據(jù)選擇器等。

狀態(tài)機(jī)編碼對(duì)信號(hào)的活動(dòng)性具有重要影響，通過(guò)合理選擇狀態(tài)機(jī)狀態(tài)的編碼方法，減少狀態(tài)切換時(shí)電路的翻轉(zhuǎn)，可以降低狀態(tài)機(jī)的功耗。其原則是：對(duì)于頻繁切換的相鄰狀態(tài)，盡量采用相鄰編碼。例如：Gray碼在任何兩個(gè)連續(xù)的編碼之間只有一位的數(shù)值不同，在設(shè)計(jì)計(jì)數(shù)器時(shí)，使用Gray碼取代二進(jìn)制碼，則計(jì)數(shù)器的改變次數(shù)幾乎減少一半，顯著降低了功耗；在訪問(wèn)相鄰的地址空間時(shí)，其跳變次數(shù)顯著減少，有效地降低了總線功耗。

作為現(xiàn)代微處理器中的重要部件，Cache的功耗約占整個(gè)芯片功耗的30％～60％，因此設(shè)計(jì)高性能、低功耗的Cach結(jié)構(gòu)，對(duì)降低微處理器的功耗有明顯作用。Cache低功耗設(shè)計(jì)的關(guān)鍵在于降低失效率，減少不必要的操作。通常用來(lái)降低Cache功耗的方法有以下兩種：一種是從存儲(chǔ)器的結(jié)構(gòu)出發(fā)，設(shè)計(jì)低功耗的存儲(chǔ)器，例如采用基于CAM的Cache結(jié)構(gòu)；另一種是通過(guò)減少對(duì)Cache的訪問(wèn)次數(shù)來(lái)降低功耗。

以上主要是從硬件的角度來(lái)實(shí)現(xiàn)功耗的降低。除了硬件方法，通過(guò)軟件方面的優(yōu)化，也能顯著地降低功耗。例如：在Crusoe處理器中，采用高效的超長(zhǎng)指令(VLIW)、代碼融合(Code Morphing)技術(shù)、LongRun電源管理技術(shù)和RunCooler工作溫度自動(dòng)調(diào)節(jié)等創(chuàng)新技術(shù)，獲得了良好的低功耗效果。