VLSI設(shè)計基礎(chǔ)適應(yīng)專業(yè)

VLSI設(shè)計基礎(chǔ)課程適合電子和計算機相關(guān)專業(yè)的本科生和研究生，也適合工作后需要重溫專業(yè)基礎(chǔ)知識的工程師。

VLSI設(shè)計基礎(chǔ)課程背景

集成電路（IntegratedCircuit）在人們的數(shù)字化生活中無處不在，是大部分電子產(chǎn)品運行的核心，而其中大部分是超大規(guī)模集成電路（VLSI）。遵循著“摩爾定律”，其集成度、功能和性能的大幅度提升，創(chuàng)造了空前的奇跡。在此背景下，東南大學(xué)開設(shè)了VLSI設(shè)計基礎(chǔ)課程，帶領(lǐng)學(xué)習(xí)者進入到超大規(guī)模集成電路的設(shè)計領(lǐng)域，了解其背后的原理。

VLSI設(shè)計基礎(chǔ)課程定位

VLSI設(shè)計基礎(chǔ)課程課是微電子專業(yè)的主干課程，專注于超大規(guī)模集成電路的設(shè)計技術(shù)。

（表格內(nèi)容參考資料）

VLSI設(shè)計基礎(chǔ)課程教學(xué)內(nèi)容為超大規(guī)模集成電路設(shè)計的基礎(chǔ)理論與基本方法，從CMOS集成電路的主流技術(shù)介紹入手引入VLSI設(shè)計主要技術(shù)基礎(chǔ)：CMOS器件基礎(chǔ)，組合邏輯電路，時序邏輯電路，存儲器設(shè)計和。主要內(nèi)容如下：第一章：VLSI設(shè)計概述，了解VLSI系統(tǒng)設(shè)計的方法與技術(shù)。第二章：MOS晶體管原理：掌握MOS器件的基本結(jié)構(gòu)、模型與特性，了解集成電路制造工藝過程。第三章：反相器和組合邏輯電路，掌握CMOS反相器和組合邏輯電路分析與設(shè)計方法。第四章：時序邏輯電路和同步設(shè)計技術(shù)；第五章：設(shè)計與工藝接口，了解設(shè)計與工藝的關(guān)系及接口。第六章：單元庫設(shè)計技術(shù)，掌握標(biāo)準單元和IO的設(shè)計，建立系統(tǒng)模塊化設(shè)計的思想；認識集成電路的基本版圖。第七章：存儲器設(shè)計。第八章：低功耗專題。

（注：課程大綱排版從左到右列）

通過學(xué)習(xí)VLSI設(shè)計基礎(chǔ)課程，了解VLSI系統(tǒng)設(shè)計的方法與技術(shù)；掌握MOS器件的基本結(jié)構(gòu)、模型與特性，掌握基本的組合邏輯電路和時序邏輯電路的原理；了解半導(dǎo)體工藝基本過程；認識集成電路的基本版圖；掌握集主要的成電路設(shè)計技術(shù)，建立系統(tǒng)集成和系統(tǒng)模塊化設(shè)計的思想。具備開展集成電路設(shè)計的基礎(chǔ)知識和基本方法。

VLSI設(shè)計基礎(chǔ)預(yù)備知識

學(xué)習(xí)VLSI設(shè)計基礎(chǔ)課程，學(xué)習(xí)者需要具備一定的半導(dǎo)體原理和器件知識，必須具備一定的電路知識基礎(chǔ)。

VLSI設(shè)計基礎(chǔ)學(xué)習(xí)資料

（注：表格內(nèi)容參考資料）

2019年1月8日，該課程被中華人民共和國教育部認定為“2018年國家精品在線開放課程”。

單偉偉，副教授、博士生導(dǎo)師。2009年1月畢業(yè)于清華大學(xué)微電子學(xué)研究所，獲工學(xué)博士學(xué)位。

黃見秋，東南大學(xué)副教授。2004年于東南大學(xué)獲學(xué)士學(xué)位，2011年在東南大學(xué)獲博士學(xué)位并留校任教。

劉新寧，東南大學(xué)講師，主要從數(shù)字低功耗電路研究，有5年以上VLSI課程教學(xué)經(jīng)驗。

楊軍，東南大學(xué)教授，博士生導(dǎo)師。

本教材為“普通十一五國家級規(guī)劃教材”，全書共有10章。第1~3章重點介紹了VLSI設(shè)計的大基礎(chǔ)，包括三個主要部分：信息接收、傳輸、處理體系結(jié)構(gòu)及與相關(guān)硬件的關(guān)系。第4~6章介紹了數(shù)字VLSI設(shè)計的技術(shù)與方法。第7章介紹了數(shù)字系統(tǒng)的測試問題和可測試性設(shè)計技術(shù)。第8章介紹了VLSI中的模擬單元和變換電路的設(shè)計技術(shù)。第9章介紹了微機電系統(tǒng)（MEMS)及其在系統(tǒng)集成中的關(guān)鍵技術(shù)。第10章主要介紹了設(shè)計系統(tǒng)、HDL，對可制造性設(shè)計（DFM)的一些特殊問題進行了討論。

第1章 VLSI設(shè)計概述

1.1 系統(tǒng)及系統(tǒng)集成

1.1.1 信息鏈

1.1.2 模塊與硬件

1.1.3 系統(tǒng)集成

1.2 VLSI設(shè)計方法與管理

1.2.1 設(shè)計層次與設(shè)計方法

1.2.2 復(fù)雜性管理

1.2.3 版圖設(shè)計理念

1.3 VLSI設(shè)計技術(shù)基礎(chǔ)與主流制造技術(shù)

1.4 新技術(shù)對VLSI的貢獻

1.5 設(shè)計問題與設(shè)計工具

1.6 一些術(shù)語與概念

1.7 本書主要內(nèi)容與學(xué)習(xí)方法指導(dǎo)

練習(xí)與思考一

第2章 MOS器件與工藝基礎(chǔ)

2.1 MOS晶體管基礎(chǔ)

2.1.1 MOS晶體管結(jié)構(gòu)及基本工作原理

2.1.2 MOS晶體管的閾值電壓VT

2.1.3 MOS晶體管的電流—電壓方程

2.1.4 MOS器件的平方律轉(zhuǎn)移特性

2.1.5 MOS晶體管的跨導(dǎo)gm

2.1.6 MOS器件的直流導(dǎo)通電阻

2.1.7 MOS器件的交流電阻

2.1.8 MOS器件的最高工作頻率

2.1.9 MOS器件的襯底偏置效應(yīng)

2.1.10 CMOS結(jié)構(gòu)

2.2 CMOS邏輯部件

2.2.1 CMOS倒相器設(shè)計

2.2.2 CMOS與非門和或非門的結(jié)構(gòu)及其等效倒相器設(shè)計方法

2.2.3 其他CMOS邏輯門

2.2.4 D觸發(fā)器

2.2.5 內(nèi)部信號的分布式驅(qū)動結(jié)構(gòu)

2.3 MOS集成電路工藝基礎(chǔ)

2.3.1 基本的集成電路加工工藝

2.3.2 CMOS工藝簡化流程

2.3.3 Bi-CMOS工藝技術(shù)

2.4 版圖設(shè)計

2.4.1 簡單MOSFET版圖

2.4.2 大尺寸MOSFET的版圖設(shè)計

2.4.3 失配與匹配設(shè)計

2.5 發(fā)展的MOS器件技術(shù)

2.5.1 物理效應(yīng)對器件特性的影響

2.5.2 材料技術(shù)

2.5.3 器件結(jié)構(gòu)

練習(xí)與思考二

第3章 設(shè)計與工藝接口

3.1 設(shè)計與工藝接口問題

3.1.1 基本問題——工藝線選擇

3.1.2 設(shè)計的困惑

3.1.3 設(shè)計與工藝接口

3.2 工藝抽象

3.2.1 工藝對設(shè)計的制約

3.2.2 工藝抽象

3.3 電學(xué)設(shè)計規(guī)則

3.3.1 電學(xué)規(guī)則的一般描述

3.3.2 器件模型參數(shù)

3.3.3 模型參數(shù)的離散及仿真方法

3.4 幾何設(shè)計規(guī)則

3.4.1 幾何設(shè)計規(guī)則描述

3.4.2 一個版圖設(shè)計的例子

3.5 工藝檢查與監(jiān)控

3.5.1 PCM（Process Control Monitor）

3.5.2 測試圖形及參數(shù)測量

本章結(jié)束語

練習(xí)與思考三

第4章 晶體管規(guī)則陣列設(shè)計技術(shù)

4.1 晶體管陣列及其邏輯設(shè)計應(yīng)用

4.1.1 全NMOS結(jié)構(gòu)ROM

4.1.2 ROM版圖

4.2 MOS晶體管開關(guān)邏輯

4.3 PLA及其拓展結(jié)構(gòu)

4.3.1 “與非—與非”陣列結(jié)構(gòu)

4.3.2 “或非—或非”陣列結(jié)構(gòu)

4.3.3 多級門陣列(MGA)

4.4 門陣列

4.4.1 門陣列單元

4.4.2 整體結(jié)構(gòu)設(shè)計準則

4.4.3 門陣列在VLSI設(shè)計中的應(yīng)用形式

4.5 晶體管規(guī)則陣列設(shè)計技術(shù)應(yīng)用示例

練習(xí)與思考四

第5章 單元庫設(shè)計技術(shù)

第6章 微處理器

第7章 測試技術(shù)和可測試性設(shè)計

第8章 模擬單元與變換電路

第9章 微機電系統(tǒng)（MEMS）

第10章 設(shè)計系統(tǒng)與設(shè)計技術(shù)

結(jié)束語

參考文獻

總體布線是VLSI物理設(shè)計中極為重要的一個環(huán)節(jié)。非曼哈頓結(jié)構(gòu)的提出為物理設(shè)計帶來諸多性能的提高，但該結(jié)構(gòu)的引入和多層工藝的普及，使得總體布線問題更為復(fù)雜，且目前研究工作只就某些局部目標(biāo)展開，缺乏一種該結(jié)構(gòu)下有效完整的總體布線方案。正是在這樣的背景下，本項目對非曼哈頓結(jié)構(gòu)VLSI總體布線相關(guān)問題展開一些研究工作，選取X結(jié)構(gòu)作為非曼哈頓結(jié)構(gòu)的代表，完成的主要工作如下：（1）基于多目標(biāo)PSO和Elmore時延模型提出了一種構(gòu)建時延驅(qū)動X結(jié)構(gòu)Steiner樹的有效算法，從而有助于性能驅(qū)動X結(jié)構(gòu)總體布線問題的研究。（2）繞障Steiner最小樹的構(gòu)建是VLSI物理設(shè)計中一個極為重要問題，為此，提出一種基于粒子群優(yōu)化的有效算法用于求解X結(jié)構(gòu)下的繞障Steiner最小樹問題?？紤]到粒子群優(yōu)化算法存在收斂速度慢的不足，進一步設(shè)計一種四步驟的高效啟發(fā)式算法用于求解該問題。（3）針對ML-OAXSMT問題，以最小化布線總代價為目標(biāo)，并同時考慮到通孔數(shù)的優(yōu)化，提出了一種基于PSO算法和懲罰機制的ML-OAXSMT構(gòu)建算法。為了進一步提高求解多ML-OAXSMT問題的算法質(zhì)量，基于查找表的思想，提出了一種高效的繞障策略，可以準確獲得多層環(huán)境下的Steiner點位置，從而構(gòu)建一棵高質(zhì)量的ML-OAXSMT。(4) 針對X結(jié)構(gòu)下的總體布線問題，提出一種基于ILP模型、劃分策略及PSO等技術(shù)的高質(zhì)量X結(jié)構(gòu)總體布線算法。 本項目進一步擴寬研究思路，針對曼哈頓結(jié)構(gòu)下繞障Steiner樹構(gòu)建問題并且將PSO擴展應(yīng)用于VLSI電路劃分階段，主要完成以下工作：（1）研究了電壓轉(zhuǎn)換速率的計算模型和RSMT-RERR問題中的電壓轉(zhuǎn)換速率約束，基于SPCF算法框架提出考慮電壓轉(zhuǎn)換速率約束的直角Steiner樹構(gòu)造算法。（2）研究了ML-OARSMT問題的特征，提出了該問題布線圖的構(gòu)造方法?？紤]避開障礙和連通相鄰層，選擇了三種類型候選通孔位置。 （3）電路劃分作為VLSI物理設(shè)計中的首個關(guān)鍵環(huán)節(jié)，通過附加考慮時延因素，構(gòu)造了電路劃分的多目標(biāo)問題模型，引入局部搜索策略以及基于小生境技術(shù)的表現(xiàn)型共享粒子評價機制，設(shè)計了一個求解多目標(biāo)電路劃分問題的混合DPSO。 2100433B