基于FPGA的硬件系統(tǒng)設(shè)計實驗與實踐教程

第1章 可編程邏輯器件簡介

1.1 可編程邏輯器件概述

1.1.1 可編程邏輯器件的發(fā)展歷程

1.1.2 可編程邏輯器件的分類方法

1.2 可編程邏輯器件的設(shè)計流程

1.3 fpga發(fā)展概況

1.3.1 fpga的主要優(yōu)勢與發(fā)展前景

1.3.2 主流fpga產(chǎn)品及供應(yīng)商簡介

習題1

第2章 verilog hdl基礎(chǔ)

2.1 前言

2.2 程序示例

2.3 模塊

2.3.1 模塊的結(jié)構(gòu)

2.3.2 模塊的實例化

2.4 變量和信號的類型

2.5 verilog hdl表達式

2.5.1 常量

2.5.2 操作符

2.6 verilog hdl的主要功能語句

2.6.1 verilog hdl對硬件的描述方式

2.6.2 數(shù)據(jù)流描述

2.6.3 行為描述--過程塊

2.7 其他語法規(guī)則說明

2.7.1 標識符命名原則

2.7.2 標點的使用

2.7.3 注釋

2.7.4 轉(zhuǎn)義字符

2.7.5 編譯命令

2.7.6 參數(shù)

2.8 示例程序分析

2.9推薦閱讀

習題2

第3章 實驗環(huán)境介紹

3.1 eda軟件工具介紹

3.1.1 集成的fpga開發(fā)環(huán)境

3.1.2 modelsim介紹

3.1.3 synplify簡介

3.2 fpga典型實驗開發(fā)平臺簡介

3.2.1 康芯gw48-sopc實驗臺

3.2.2 xilinx xup spartan板

3.3 實驗儀器的使用方法

3.3.1 函數(shù)信號發(fā)生器

3.3.2 數(shù)字存儲示波器

3.3.3 邏輯分析儀

3.4 熟悉實驗環(huán)境

3.4.1 實驗?zāi)康?/p>

3.4.2 實驗內(nèi)容

3.4.3 實驗步驟

習題3

第4章 基本組合邏輯電路設(shè)計

4.1 組合邏輯電路基礎(chǔ)知識

4.1.1 組合邏輯電路的分析方法

4.1.2 組合邏輯電路分析舉例

4.1.3 組合邏輯電路的設(shè)計方法

4.2 數(shù)據(jù)比較器

4.2.1 數(shù)據(jù)比較器的功能

4.2.2 比較器電路的設(shè)計

4.3 數(shù)據(jù)選擇器

4.3.1 四選一數(shù)據(jù)選擇器

4.3.2 四選一數(shù)據(jù)選擇器的設(shè)計

4.3.3 數(shù)據(jù)選擇器的應(yīng)用

4.4 二進制加法器

4.4.1 半加器

4.4.2 全加器

4.5 編碼/譯碼器

4.5.1 bcd碼編碼器

4.5.2 bcd碼譯碼器

實驗4-1用原理圖輸入法設(shè)計四位加法器

實驗4-2數(shù)碼顯示譯碼器

習題4

第5章 基本時序邏輯設(shè)計

5.1 時序邏輯電路的基礎(chǔ)知識

5.2 觸發(fā)器

5.2.1 rs觸發(fā)器

5.2.2 d觸發(fā)器

5.2.3 jk觸發(fā)器與t觸發(fā)器

5.3 時序邏輯電路的分析方法

5.3.1 同步時序電路的分析方法

5.3.2 異步時序電路的分析方法

5.4 常見的時序邏輯電路設(shè)計

5.4.1 移位寄存器

5.4.2 計數(shù)器

5.4.3 分頻器

5.4.4 順序脈沖發(fā)生器

5.4.5 階乘運算器

實驗5-1可預(yù)置的加減計數(shù)器實驗

實驗5-2扭環(huán)形計數(shù)器

習題5

第6章 有限狀態(tài)機設(shè)計

6.1 狀態(tài)的描述

6.1.1 整數(shù)編碼狀態(tài)

6.1.2 parameter語句聲明狀態(tài)

6.1.3 define編譯引導語句

6.2 fsm的設(shè)計方法

6.2.1 moore型fsm的設(shè)計

6.2.2 mealy型fsm的設(shè)計

6.2.3 混合型fsm的設(shè)計

6.3 fsm的復(fù)位和毛刺問題

6.4 fsm設(shè)計示例

6.4.1 乘法器建模

6.4.2 序列檢測器的設(shè)計

6.4.3 交通燈控制器的設(shè)計

實驗6-1設(shè)計序列檢測器

習題6

第7章 加法器設(shè)計

7.1 定點加法器

7.1.1 進位鏈結(jié)構(gòu)

7.1.2 串行進位

7.1.3 并行進位

7.2 浮點加法器

7.2.1 規(guī)格化浮點數(shù)加減運算基本原理

7.2.2 浮點加法器的設(shè)計

7.3 運算器(alu)的設(shè)計

實驗7-18位加法器的設(shè)計

實驗7-216位超前進位加法器

習題7

第8章 乘、除法器的設(shè)計

8.1 常用的機器數(shù)編碼格式

8.2 定點乘法器原理及實現(xiàn)

8.2.1 原碼一位乘算法及實現(xiàn)

8.2.2 補碼一位乘算法及實現(xiàn)

8.3 定點除法器原理及實現(xiàn)

8.3.1 原碼不恢復(fù)余數(shù)除法

8.3.2 補碼不恢復(fù)余數(shù)除法

8.4 快速乘法器

8.4.1 修正布斯算法

8.4.2 華萊士樹結(jié)構(gòu)

實驗8-1原碼兩位乘法器

實驗8-2補碼兩位乘法器

習題8

第9章 存儲器建模

9.1 只讀存儲器rom的建模

9.1.1 rom的基本結(jié)構(gòu)

9.1.2 rom的建模

9.1.3 rom的仿真測試

9.2 隨機存儲器ram的建模

9.2.1 ram的基本結(jié)構(gòu)

9.2.2 ram的建模

9.2.3 ram的仿真測試

9.3 利用ipcore工具生成rom和ram

實驗9-1利用sram設(shè)計并實現(xiàn)fifo

習題9

第10章 opu的設(shè)計

10.1 cpu的基本組成

10.1.1 控制部件

10.1.2 運算部件

10.1.3 寄存器組

10.2 cpu設(shè)計的一般過程

10.3 heu-r1處理器指令集的設(shè)計

10.3.1 指令格式

10.3.2 指令集的設(shè)計

10.4 heu-r1內(nèi)部數(shù)據(jù)通路的設(shè)計

10.5時序系統(tǒng)的設(shè)計

10.6 heu-r1各功能模塊的設(shè)計

10.6.1 指令譯碼模塊的設(shè)計

10.6.2 立即數(shù)生成模塊

10.6.3 分支處理模塊

10.6.4 地址生成模塊

10.6.5 算術(shù)邏輯單元模塊

10.6.6 寄存器組模塊

10.6.7 cpu模塊

10.7 仿真驗證及結(jié)果

10.7.1 外圍模塊建模

10.7.2 系統(tǒng)復(fù)位

10.7.3 功能驗證

實驗10-1heu-r1處理器核的指令集擴展

習題10

第11章 數(shù)字電子時鐘設(shè)計

11.1 數(shù)字鐘功能需求說明

11.2 實驗平臺相關(guān)電路說明

11.2.1 7段數(shù)碼管

11.2.2 外部按鍵

11.2.3 音頻輸出

11.3 數(shù)字鐘系統(tǒng)的設(shè)計

11.4 數(shù)字鐘各模塊的設(shè)計

11.4.1 時鐘分頻模塊

11.4.2 計時模塊(包含按鍵控制)

11.4.3 音頻輸出模塊

11.5 仿真驗證

11.6 引腳設(shè)置

實驗11-1整點報時鬧鐘設(shè)計

習題11

第12章 vga接口控制器

12.1 視頻信號原理

12.2 數(shù)字視頻圖像的表示

12.3 vga接口介紹

12.4 vga信號時序

12.5 vga接口控制器設(shè)計

12.5.1 vgasig模塊

12.5.2 colormap模塊

12.5.3 頂層模塊

12.5.4 功能仿真

12.5.5 引腳設(shè)置

實驗12-1800~600分辨率vga接口的設(shè)計

實驗12-2vga動態(tài)圖形顯示控制

習題12

第13章 fir數(shù)字濾波器設(shè)計

13.1 數(shù)字濾波器概述

13.2 fir濾波器的結(jié)構(gòu)

13.3 fdatool工具使用介紹

13.3.1 matlab簡介

13.3.2 fdatool設(shè)計fir濾波器的參數(shù)

13.4 窗函數(shù)法fir濾波器的設(shè)計

13.4.1 窗函數(shù)的選擇

13.4.2 窗函數(shù)法fir濾波器的設(shè)計步驟

13.5 fir濾波器的fpga實現(xiàn)

13.5.1 濾波器系數(shù)的量化

13.5.2 16階fir濾波器的實現(xiàn)

13.5.3 在modelsim中加入altera仿真庫

13.6 fir濾波器的仿真驗證

13.6.1 仿真數(shù)據(jù)文件的格式

13.6.2 測試平臺程序的設(shè)計

13.6.3 仿真結(jié)果分析

實驗13-1低通fir濾波器的設(shè)計

實驗13-2fir濾波器的硬件實現(xiàn)及仿真

習題13

第14章 基于nios的sopc系統(tǒng)

14.1 sopc技術(shù)概述

14.1.1 1p核與ip復(fù)用技術(shù)

14.1.2 片上總線

14.2 嵌入式微處理器核介紹

14.2.1 alteranios ii軟核處理器

14.2.2 xilinx microblaze核

14.3 基于nios的sopc系統(tǒng)開發(fā)流程

14.4 基于nios的跑馬燈控制器的設(shè)計

14.4.1 基本sopc系統(tǒng)硬件結(jié)構(gòu)

14.4.2 jtag uart ip核

14.5 跑馬燈控制器的硬件實現(xiàn)

14.5.1 新建sopc設(shè)計項目

14.5.2 各模塊的設(shè)計

14.5.3 存儲器地址和irq分配

14.5.4 nios ii系統(tǒng)生成

14.5.5 sopc系統(tǒng)生成

14.6 跑馬燈控制器的軟件設(shè)計

14.6.1 c源程序輸入

14.6.2 代碼優(yōu)化

14.6.3 程序運行和下載

實驗14-1基于nios ii處理器計時器的設(shè)計

習題14

附錄verilog hdl關(guān)鍵字

參考文獻

書 名: 基于FPGA的硬件系統(tǒng)設(shè)計實驗與實踐教程

作 者:姚愛紅

出版社: 清華大學出版社

出版時間: 2011年6月1日

ISBN: 9787302245377

開本: 16開

定價: 29.00元

第1章 fpga系統(tǒng)設(shè)計基礎(chǔ)

1.1 可編程邏輯器件基礎(chǔ)

1.1.1 概述

1.1.2 可編程邏輯器件的編程器件工作原理

1.1.3 可編程邏輯器件的基本結(jié)構(gòu)和電路表示方法

1.2 fpga的設(shè)計方法與要求

1.2.1 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法

1.2.2 優(yōu)秀fpga設(shè)計的重要特征

1.3 fpga的設(shè)計流程

1.3.1 可編程邏輯器件的一般設(shè)計流程

1.3.2 基于max+plus ii的設(shè)計流程

1.3.3 基于quartus ii的設(shè)計流程

1.3.4 基于ise的設(shè)計流程

1.3.5 嵌入powerpc405微處理器的fpga流程

1.4 fpga設(shè)計工具

1.4.1 altera的可編程邏輯器件設(shè)計工具

1.4.2 xilinx的可編程邏輯器件設(shè)計工具

本章小結(jié)

思考題與習題第2章 fpga器件

2.1 xilinx fpga器件

.2.1.1 xilinx fpga器件簡介

2.1.2 spartan-ii和spartan-ii e系列產(chǎn)品

2.1.3 virtex-ii系列產(chǎn)品

2.1.4 virtex-ii pro和virtex-ii prox系列產(chǎn)品

2.2 altera fpga器件

2.2.1 altera fpga器件簡介

2.2.2 flex系列產(chǎn)品

2.2.3 acex1k系列產(chǎn)品

2.2.4 apex系列產(chǎn)品

2.2.5 mercury系列產(chǎn)品

2.2.6 excalibur系列產(chǎn)品

2.2.7 stratix系列產(chǎn)品

本章小結(jié)

思考題與習題第3章 設(shè)計輸入

3.1 基于ise 5.2的設(shè)計輸入方法

3.1.1 原理圖輸入

3.1.2 hdl語言輸入

3.1.3 狀態(tài)圖輸入

3.1.4 ip復(fù)用

3.2 基于quartus ii 3.0的設(shè)計輸入方法

3.2.1 原理圖輸入

3.2.2 hdl語言輸入

本章小結(jié)

思考題與習題第4章 功能仿真

4.1 基于modelsim的功能仿真

4.1.1 modelsim xe iiv5.6e

4.1.2 在project navigator中建立測試激勵文件

4.1.3 啟動modelsim進行仿真

4.1.4 功能仿真實例:十進制計數(shù)器

4.2 基于quartus ii 3.0的功能仿真

4.2.1 建立vector waveform file文件

4.2.2 仿真器設(shè)置

4.2.3 功能仿真實例:占空比為50%的3分頻器

本章小結(jié)

思考題與習題第5章 綜合、實行、配置、編譯與編程

5.1 ise 5.2中的綜合工具xst

5.1.1 xst的綜合屬性

5.1.2 使用xst綜合設(shè)計

5.2 基于ise 5.2的實行設(shè)計

5.2.1 用戶約束

5.2.2 實行設(shè)計

5.2.3 查看相關(guān)報告

5.3 基于ise 5.2的下載配置

5.3.1 準備配置(prepare configuration)

5.3.2 配置器件(configure device)

5.4 基于quartus ii的編譯與器件編程

5.4.1 使用quartus ii 3.0的編譯器編譯設(shè)計

5.4.2 使用quartus ii 3.0的編程器下載

本章小結(jié)

思考題與習題第6章 fpga的下載配置電路設(shè)計

6.1 xilinx的fpga下載配置電路設(shè)計

6.1.1 xilinx fpga的下載配置模式

6.1.2 virtex-ii系列器件下載配置電路設(shè)計

6.2 altera的fpga下載配置設(shè)計

6.2.1 altera公司的下載電纜

6.2.2 下載電纜配置電路設(shè)計

6.2.3 altera芯片配置電路設(shè)計

本章小結(jié)

思考題與習題第7章 設(shè)計技巧

7.1vhdl編碼風格

7.1.1 描述方法對電路結(jié)構(gòu)的影響

7.1.2 不同的狀態(tài)機描述

7.2 采用層次化的設(shè)計

7.2.1 層次化設(shè)計的基本思想和原則

7.2.2 相似邏輯設(shè)計在一個層次

7.2.3 使用寄存器作為模塊的分界線

7.3block ram設(shè)計

7.3.1 block ram的結(jié)構(gòu)

7.3.2 描述block ram的vhdl程序

7.3.3 block ram的寬度和深度組合

7.4 基于ip core的block ram的設(shè)計

7.4.1 雙端口塊ram(dual-prot block ram)

7.4.2 使用ip core生成雙端口ram

7.4.3 使用memory editor生成coe文件

7.5 時鐘設(shè)計

7.5.1 數(shù)字延遲鎖相環(huán)(dll)應(yīng)用設(shè)計

7.5.2 全局時鐘網(wǎng)絡(luò)應(yīng)用設(shè)計

7.5.3 數(shù)字時鐘管理器(dcm)應(yīng)用設(shè)計

本章小結(jié)

思考題與習題第8章 fpga設(shè)計實踐

8.1 fpga最小系統(tǒng)板設(shè)計

8.1.1 xilinx fpga最小系統(tǒng)板設(shè)計

8.1.2 altera fpga最小系統(tǒng)板設(shè)計

8.1.3 bga封裝印制板設(shè)計

8.2 fpga對led顯示器的控制

8.2.1 fpga對led數(shù)碼管靜態(tài)顯示控制

8.2.2 fpga對led數(shù)碼管動態(tài)顯示控制

8.2.3 程序設(shè)計與仿真

8.3 fpga對lcd顯示器的控制

8.3.1 mdls系列液晶顯示模塊

8.3.2 fpga mdls字符型液晶顯示模塊驅(qū)動電路

8.3.3 程序設(shè)計與仿真

8.4 adc0809接口電路及程序設(shè)計

8.4.1 adc0809與fpga接口電路

8.4.2 adc0809與vhdl采樣控制程序

8.5 tlc5510接口電路及程序設(shè)計

8.5.1 tlc5510與fpga接口電路

8.5.2 tlc5510 vhdl采樣控制程序設(shè)計

8.6 dac0832接口電路及程序設(shè)計

8.6.1 dac0832接口電路設(shè)計

8.6.2 dac0832接口電路程序設(shè)計

8.7 tlc7524接口電路設(shè)計及程序設(shè)計

8.7.1 tlc7524接口電路設(shè)計

8.7.2 tlc7524接口電路程序設(shè)計

8.8 fpga通用異步收發(fā)器設(shè)計

8.8.1 uart簡介

8.8.2 fpga uart系統(tǒng)組成

8.8.3 模塊設(shè)計

8.8.4 程序設(shè)計與仿真

8.9 二進制振幅鍵控調(diào)制器與解調(diào)器設(shè)計

8.9.1 ask調(diào)制方法

8.9.2 ask解調(diào)方法

8.9.3 ask調(diào)制方框圖及電路符號

8.9.4 ask調(diào)制vhdl程序及仿真

8.9.5 ask解調(diào)方框圖及電路符號

8.9.6 ask解調(diào)vhdl程序及仿真

8.10 二進制頻移鍵控調(diào)制器與解調(diào)器設(shè)計

8.10.1 fsk信號的產(chǎn)生

8.10.2 fsk信號的解調(diào)

8.10.3 fsk調(diào)制方框圖及電路符號

8.10.4 fsk調(diào)制vhdl程序及仿真

8.10.5 fsk解調(diào)方框圖及電路符號

8.10.6 fsk解調(diào)vhdl程序及仿真

8.11 二進制相位鍵控調(diào)制器與解調(diào)器設(shè)計

8.11.1 絕對調(diào)相和相對調(diào)相

8.11.2 cpsk信號的產(chǎn)生

8.11.3 dpsk信號的產(chǎn)生

8.11.4 dpsk信號的解調(diào)

8.11.5 cpsk調(diào)制程序方框圖及電路符號

8.11.6 cpsk調(diào)制vhdl程序及仿真

8.11.7 cpsk解調(diào)方框圖及電路符號

8.11.8 cpsk解計vhdl程序及仿真

8.11.9 dpsk調(diào)制方框圖及電路符號

8.11.10 絕對碼一相對碼轉(zhuǎn)換vhdl程序及仿真

8.11.11 相對碼一絕對碼轉(zhuǎn)換方框圖及電路符號

8.11.12 相對碼一絕對碼轉(zhuǎn)換vhdl程序及仿真

8.12 多進制數(shù)字振幅調(diào)制(mask)系統(tǒng)

8.12.1 多進制數(shù)字振幅調(diào)制(mask)

8.12.2 mask信號的產(chǎn)生

8.12.3 mask調(diào)制電路vhdl程序與仿真

8.13 多進制數(shù)字頻率調(diào)制(mfsk)系統(tǒng)

8.13.1 多進制數(shù)字頻率計制mfs

8.13.2 mfsk調(diào)制電路vhdl程序及仿真

8.14 多進制數(shù)字相位調(diào)制(mpsk)系統(tǒng)

8.14.1 多進制數(shù)字相位調(diào)制(mpsk)

8.14.2 4psk信號

8.14.3mpsk調(diào)制電路vhdl程序及仿真

8.14.4 mpsk解制電路vhdl程序及仿真

8.15 數(shù)字基帶信號的傳輸碼型發(fā)生器設(shè)計

8.15.1 常見的幾種基帶碼

8.15.2 基帶碼發(fā)生器方框圖及電路符號

8.15.3 基帶碼發(fā)生器vhdl程序與仿真

8.16 采用測頻法的數(shù)字頻率計

8.16.1 設(shè)計要求

8.16.2 系統(tǒng)組成

8.16.3 程序設(shè)計與仿真

8.17采用等精度測頻原理的頻率計

8.17.1 設(shè)計要求

8.17.2 測頻原理及誤差分析

8.17.3 系統(tǒng)組成

8.17.4 程序與仿真

8.18 電子琴設(shè)計

8.18.1 設(shè)計要求

8.18.2 系統(tǒng)組成

8.18.3 模塊設(shè)計

8.18.4 程序設(shè)計與仿真

8.19 自動升降電梯控制器設(shè)計

8.19.1 設(shè)計要求

8.19.2 系統(tǒng)組成

8.19.3 模塊設(shè)計

8.19.4 程序設(shè)計與仿真

8.20 電子時鐘設(shè)計

8.20.1 設(shè)計要求

8.20.2 系統(tǒng)組成

8.20.3 模塊設(shè)計

8.20.4 程序設(shè)計與仿真

8.21 自動售貨機控制系統(tǒng)設(shè)計

8.21.1 設(shè)計要求

8.21.2 系統(tǒng)組成

8.21.3 程序設(shè)計與仿真

8.22 出租車自動計價器設(shè)計

8.22.1 設(shè)計要求

8.22.2 系統(tǒng)組成

8.22.3 模塊設(shè)計

8.22.4 程序設(shè)計與仿真

8.23 多功能波形發(fā)生器設(shè)計

8.23.1 設(shè)計要求

8.23.2 系統(tǒng)組成

8.23.3 模塊設(shè)計

8.23.4 程序設(shè)計與仿真

8.24 步進電機定位控制系統(tǒng)設(shè)計

8.24.1 設(shè)計要求

8.24.2 系統(tǒng)組成

8.24.3 模塊設(shè)計

8.24.4程序設(shè)計與仿真

本章小結(jié)

思考題與習題

附錄a 相關(guān)網(wǎng)址

附錄b ic和fpga專業(yè)術(shù)語的中英文對照

參考文獻

本書首先介紹了兩種作為通用控制核心的FPGA最小系統(tǒng)板，接著詳細介紹了基于FPGA的各種常用的接口電路設(shè)計和驅(qū)動程序設(shè)計，然后結(jié)合6個具體的工程設(shè)計(基于FPGA的真空鍍膜機控制系統(tǒng)的設(shè)計，基于FPGA的連續(xù)自動測氡儀系統(tǒng)的設(shè)計，基于FPGA的多道脈沖幅度分析器的設(shè)計，基于FPGA的全自動配料控制系統(tǒng)的設(shè)計，基于PI控制算法的全數(shù)字鎖相環(huán)的設(shè)計，多功能移相式函數(shù)信號發(fā)生器的設(shè)計)詳細介紹了項目設(shè)計的要求、設(shè)計思路與設(shè)計方案，以及各模塊的具體設(shè)計與工程實現(xiàn)。本書是在教學與科研實踐的基礎(chǔ)上編寫的，體現(xiàn)了工程設(shè)計技術(shù)及應(yīng)用這一特色。為方便讀者，本書附光盤一張。

本書內(nèi)容豐富實用，敘述簡潔清晰，工程性強，可作為在校大學生、研究生學習FPGA和VHDL語言的參考教材，也可作為全國大學生電子設(shè)計競賽培訓用書，更適合作為工程項目設(shè)計人員的參考書。