集成電路設(shè)計流程

1.電路設(shè)計

依據(jù)電路功能完成電路的設(shè)計。

2.前仿真

電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。

3.版圖設(shè)計（Layout）

依據(jù)所設(shè)計的電路畫版圖。一般使用Cadence軟件。

4.后仿真

對所畫的版圖進(jìn)行仿真，并與前仿真比較，若達(dá)不到要求需修改或重新設(shè)計版圖。

5.后續(xù)處理

將版圖文件生成GDSII文件交予Foundry流片。2100433B

集成電路設(shè)計的流程一般先要進(jìn)行軟硬件劃分，將設(shè)計基本分為兩部分：芯片硬件設(shè)計和軟件協(xié)同設(shè)計。芯片硬件設(shè)計包括：

1．功能設(shè)計階段。

設(shè)計人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)

境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。更可進(jìn)一步規(guī)劃軟

件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè)

計在電路板上。

2．設(shè)計描述和行為級驗(yàn)證

功能設(shè)計完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實(shí)現(xiàn)

這些功能將要使用的IP 核。此階段間接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互

動的訊號，及未來產(chǎn)品的可靠性。

決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實(shí)現(xiàn)各模塊的設(shè)

計。接著，利用VHDL 或Verilog 的電路仿真器，對設(shè)計進(jìn)行功能驗(yàn)證（function

simulation，或行為驗(yàn)證 behavioral simulation）。

注意，這種功能仿真沒有考慮電路實(shí)際的延遲，也無法獲得精確的結(jié)果。

3．邏輯綜合

確定設(shè)計描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。

綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷欤╨ogic cell library），作為合成邏輯

電路時的參考依據(jù)。

硬件語言設(shè)計描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個重要

因素。事實(shí)上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法

只適于作為系統(tǒng)評估時的仿真模型，而不能被綜合工具接受。

邏輯綜合得到門級網(wǎng)表。

4．門級驗(yàn)證（Gate-Level Netlist Verification）

門級功能驗(yàn)證是寄存器傳輸級驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路

是否符合功能需求，該工作一般利用門電路級驗(yàn)證工具完成。

注意，此階段仿真需要考慮門電路的延遲。

5．布局和布線

布局指將設(shè)計好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意，各模塊之間的連線通常比較長，因此，產(chǎn)生的延遲會嚴(yán)重影響SOC的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。 目前，這一個行業(yè)仍然是中國的空缺，開設(shè)集成電路設(shè)計與集成系統(tǒng)專業(yè)的大學(xué)還比較少，其中師資較好的學(xué)校有 上海交通大學(xué)，哈爾濱工業(yè)大學(xué)，哈爾濱理工大學(xué)，東南大學(xué)，西安電子科技大學(xué)，電子科技大學(xué)，復(fù)旦大學(xué)，華東師范大學(xué)等。這個領(lǐng)域已經(jīng)逐漸飽和，越來越有趨勢走上當(dāng)年軟件行業(yè)的道路。

集成電路設(shè)計可以大致分為數(shù)字集成電路設(shè)計和模擬集成電路設(shè)計兩大類。不過，實(shí)際的集成電路還有可能是混合信號集成電路，因此不少電路的設(shè)計同時用到這兩種流程。

模擬集成電路

集成電路設(shè)計的另一個大分支是模擬集成電路設(shè)計，這一分支通常關(guān)注電源集成電路、射頻集成電路等。由于現(xiàn)實(shí)世界的信號是模擬的，所以，在電子產(chǎn)品中，模-數(shù)、數(shù)-模相互轉(zhuǎn)換的集成電路也有著廣泛的應(yīng)用。模擬集成電路包括運(yùn)算放大器、線性整流器、鎖相環(huán)、振蕩電路、有源濾波器等。相較數(shù)字集成電路設(shè)計，模擬集成電路設(shè)計與半導(dǎo)體器件的物理性質(zhì)有著更大的關(guān)聯(lián)，例如其增益、電路匹配、功率耗散以及阻抗等等。模擬信號的放大和濾波要求電路對信號具備一定的保真度，因此模擬集成電路比數(shù)字集成電路使用了更多的大面積器件，集成度亦相對較低。

在微處理器和計算機(jī)輔助設(shè)計方法出現(xiàn)前，模擬集成電路完全采用人工設(shè)計的方法。由于人處理復(fù)雜問題的能力有限，因此當(dāng)時的模擬集成電路通常是較為基本的電路，運(yùn)算放大器集成電路就是一個典型的例子。在當(dāng)時的情況下，這樣的集成電路可能會涉及十幾個晶體管以及它們之間的互連線。為了使模擬集成電路的設(shè)計能達(dá)到工業(yè)生產(chǎn)的級別，工程師需要采取多次迭代的方法以測試、排除故障。重復(fù)利用已經(jīng)設(shè)計、驗(yàn)證的設(shè)計，可以進(jìn)一步構(gòu)成更加復(fù)雜的集成電路。1970年代之后，計算機(jī)的價格逐漸下降，越來越多的工程師可以利用這種現(xiàn)代的工具來輔助設(shè)計，例如，他們使用編好的計算機(jī)程序進(jìn)行仿真，便可獲得比之前人工計算、設(shè)計更高的精確度。SPICE是第一款針對模擬集成電路仿真的軟件（事實(shí)上，數(shù)字集成電路中標(biāo)準(zhǔn)單元本身的設(shè)計，也需要用到SPICE來進(jìn)行參數(shù)測試），其字面意思是“以集成電路為重點(diǎn)的仿真程序（英語：Simulation Program with Integrated Circuit Emphasis）” 基于計算機(jī)輔助設(shè)計的電路仿真工具能夠適應(yīng)更加復(fù)雜的現(xiàn)代集成電路，特別是專用集成電路。使用計算機(jī)進(jìn)行仿真，還可以使項(xiàng)目設(shè)計中的一些錯誤在硬件制造之前就被發(fā)現(xiàn)，從而減少因?yàn)榉磸?fù)測試、排除故障造成的大量成本。此外，計算機(jī)往往能夠完成一些極端復(fù)雜、繁瑣，人類無法勝任的任務(wù)，使得諸如蒙地卡羅方法等成為可能。實(shí)際硬件電路會遇到的與理想情況不一致的偏差，例如溫度偏差、器件中半導(dǎo)體摻雜濃度偏差，計算機(jī)仿真工具同樣可以進(jìn)行模擬和處理?？傊嬎銠C(jī)化的電路設(shè)計、仿真能夠使電路設(shè)計性能更佳，而且其可制造性可以得到更大的保障。盡管如此，相對數(shù)字集成電路，模擬集成電路的設(shè)計對工程師的經(jīng)驗(yàn)、權(quán)衡矛盾等方面的能力要求更嚴(yán)格。

數(shù)字電路

粗略地說，數(shù)字集成電路可以分為以下基本步驟：系統(tǒng)定義、寄存器傳輸級設(shè)計、物理設(shè)計。而根據(jù)邏輯的抽象級別，設(shè)計又分為系統(tǒng)行為級、寄存器傳輸級、邏輯門級。設(shè)計人員需要合理地書寫功能代碼、設(shè)置綜合工具、驗(yàn)證邏輯時序性能、規(guī)劃物理設(shè)計策略等等。在設(shè)計過程中的特定時間點(diǎn)，還需要多次進(jìn)行邏輯功能、時序約束、設(shè)計規(guī)則方面的檢查、調(diào)試，以確保設(shè)計的最終成果合乎最初的設(shè)計收斂目標(biāo)。

系統(tǒng)定義

系統(tǒng)定義是進(jìn)行集成電路設(shè)計的最初規(guī)劃，在此階段設(shè)計人員需要考慮系統(tǒng)的宏觀功能。設(shè)計人員可能會使用一些高抽象級建模語言和工具來完成硬件的描述，例如C語言、C 、SystemC、SystemVerilog等事務(wù)級建模語言，以及Simulink和MATLAB等工具對信號進(jìn)行建模。盡管主流是以寄存器傳輸級設(shè)計為中心，但已有一些直接從系統(tǒng)級描述向低抽象級描述（如邏輯門級結(jié)構(gòu)描述）轉(zhuǎn)化的高級綜合（或稱行為級綜合）、高級驗(yàn)證工具正處于發(fā)展階段。系統(tǒng)定義階段，設(shè)計人員還對芯片預(yù)期的工藝、功耗、時鐘頻率頻率、工作溫度等性能指標(biāo)進(jìn)行規(guī)劃 。

寄存器傳輸級設(shè)計

集成電路設(shè)計常常在寄存器傳輸級上進(jìn)行，利用硬件描述語言來描述數(shù)字集成電路的信號儲存以及信號在寄存器、存儲器、組合邏輯裝置和總線等邏輯單元之間傳輸?shù)那闆r。在設(shè)計寄存器傳輸級代碼時，設(shè)計人員會將系統(tǒng)定義轉(zhuǎn)換為寄存器傳輸級的描述。設(shè)計人員在這一抽象層次最常使用的兩種硬件描述語言是Verilog、VHDL，二者分別于1995年和1987年由電氣電子工程師學(xué)會（IEEE）標(biāo)準(zhǔn)化。正由于有著硬件描述語言，設(shè)計人員可以把更多的精力放在功能的實(shí)現(xiàn)上，這比以往直接設(shè)計邏輯門級連線的方法學(xué)（使用硬件描述語言仍然可以直接設(shè)計門級網(wǎng)表，但是少有人如此工作）具有更高的效率。

設(shè)計驗(yàn)證

設(shè)計人員完成寄存器傳輸級設(shè)計之后，會利用測試平臺、斷言等方式來進(jìn)行功能驗(yàn)證，檢驗(yàn)項(xiàng)目設(shè)計是否與之前的功能定義相符，如果有誤，則需要檢測之前設(shè)計文件中存在的漏洞?，F(xiàn)代超大規(guī)模集成電路的整個設(shè)計過程中，驗(yàn)證所需的時間和精力越來越多，甚至都超過了寄存器傳輸級設(shè)計本身，人們設(shè)置些專門針對驗(yàn)證開發(fā)了新的工具和語言。

例如，要實(shí)現(xiàn)簡單的加法器或者更加復(fù)雜的算術(shù)邏輯單元，或利用觸發(fā)器實(shí)現(xiàn)有限狀態(tài)機(jī)，設(shè)計人員可能會編寫不同規(guī)模的硬件描述語言代碼。功能驗(yàn)證是項(xiàng)復(fù)雜的任務(wù)，驗(yàn)證人員需要為待測設(shè)計創(chuàng)建一個虛擬的外部環(huán)境，為待測設(shè)計提供輸入信號（這種人為添加的信號常用“激勵”這個術(shù)語來表示），然后觀察待測設(shè)計輸出端口的功能是否合乎設(shè)計規(guī)范。

當(dāng)所設(shè)計的電路并非簡單的幾個輸入端口、輸出端口時，由于驗(yàn)證需要盡可能地考慮到所有的輸入情況，因此對于激勵信號的定義會變得更加復(fù)雜。有時工程師會使用某些腳本語言（如Perl、Tcl）來編寫驗(yàn)證程序，借助計算機(jī)程序的高速處理來實(shí)現(xiàn)更大的測試覆蓋率?，F(xiàn)代的硬件驗(yàn)證語言可以提供一些專門針對驗(yàn)證的特性，例如帶有約束的隨機(jī)化變量、覆蓋等等。作為硬件設(shè)計、驗(yàn)證統(tǒng)一語言，SystemVerilog是以Verilog為基礎(chǔ)發(fā)展而來的，因此它同時具備了設(shè)計的特性和測試平臺的特性，并引入了面向?qū)ο蟪绦蛟O(shè)計的思想，因此測試平臺的編寫更加接近軟件測試。諸如通用驗(yàn)證方法學(xué)的標(biāo)準(zhǔn)化驗(yàn)證平臺開發(fā)框架也得到了主流電子設(shè)計自動化軟件廠商的支持。針對高級綜合，關(guān)于高級驗(yàn)證的電子設(shè)計自動化工具也處于研究中。

邏輯綜合

工程師設(shè)計的硬件描述語言代碼一般是寄存器傳輸級的，在進(jìn)行物理設(shè)計之前，需要使用邏輯綜合工具將寄存器傳輸級代碼轉(zhuǎn)換到針對特定工藝的邏輯門級網(wǎng)表，并完成邏輯化簡。

和人工進(jìn)行邏輯優(yōu)化需要借助卡諾圖等類似，電子設(shè)計自動化工具來完成邏輯綜合也需要特定的算法（如奎因－麥克拉斯基算法等）來化簡設(shè)計人員定義的邏輯函數(shù)。輸入到自動綜合工具中的文件包括寄存器傳輸級硬件描述語言代碼、工藝庫（可以由第三方晶圓代工服務(wù)機(jī)構(gòu)提供）、設(shè)計約束文件三大類，這些文件在不同的電子設(shè)計自動化工具包系統(tǒng)中的格式可能不盡相同。邏輯綜合工具會產(chǎn)生一個優(yōu)化后的門級網(wǎng)表，但是這個網(wǎng)表仍然是基于硬件描述語言的，這個網(wǎng)表在半導(dǎo)體芯片中的走線將在物理設(shè)計中來完成。

選擇不同器件（如專用集成電路或者現(xiàn)場可編程門陣列等）對應(yīng)的工藝庫來進(jìn)行邏輯綜合，或者在綜合時設(shè)置了不同的約束策略，將產(chǎn)生不同的綜合結(jié)果。寄存器傳輸級代碼對于設(shè)計項(xiàng)目的邏計劃分、語言結(jié)構(gòu)風(fēng)格等因素會影響綜合后網(wǎng)表的效率。大多數(shù)成熟的綜合工具大多數(shù)是基于寄存器傳輸級描述的，而基于系統(tǒng)級描述的高級綜合工具還處在發(fā)展階段。

形式等效性檢查

為了比較門級網(wǎng)表和寄存器傳輸級的等效性，可以通過生成諸如不二可滿足性、二元決策圖等途徑來完成形式等效性檢查（形式驗(yàn)證）。實(shí)際上，等效性檢查還可以檢查兩個寄存器傳輸級設(shè)計之間，或者兩個門級網(wǎng)表之間的邏輯等效性。

時序分析

現(xiàn)代集成電路的時鐘頻率已經(jīng)到達(dá)了兆赫茲級別，而大量模塊內(nèi)、模塊之間的時序關(guān)系極其復(fù)雜，因此，除了需要驗(yàn)證電路的邏輯功能，還需要進(jìn)行時序分析，即對信號在傳輸路徑上的延遲進(jìn)行檢查，判斷其是否匹配時序收斂要求。時序分析所需的邏輯門標(biāo)準(zhǔn)延遲格式信息可以由標(biāo)準(zhǔn)單元庫（或從用戶自己設(shè)計的單元從提取的時序信息）提供。隨著電路特征尺寸不斷減小，互連線延遲在實(shí)際的總延時中所占的比例愈加顯著，因此在物理設(shè)計完成之后，把互連線的延遲納入考慮，才能夠精準(zhǔn)地進(jìn)行時序分析。

物理設(shè)計

邏輯綜合完成之后，通過引入器件制造公司提供的工藝信息，前面完成的設(shè)計將進(jìn)入布圖規(guī)劃、布局、布線階段，工程人員需要根據(jù)延遲、功耗、面積等方面的約束信息，合理設(shè)置物理設(shè)計工具的參數(shù)，不斷調(diào)試，以獲取最佳的配置，從而決定組件在晶圓上的物理位置。如果是全定制設(shè)計，工程師還需要精心繪制單元的集成電路版圖，調(diào)整晶體管尺寸，從而降低功耗、延時。

隨著現(xiàn)代集成電路的特征尺寸不斷下降，超大規(guī)模集成電路已經(jīng)進(jìn)入深亞微米級階段，互連線延遲對電路性能的影響已經(jīng)達(dá)到甚至超過邏輯門延遲的影響。這時，需要考慮的因素包括線網(wǎng)的電容效應(yīng)和線網(wǎng)電感效應(yīng)，芯片內(nèi)部電源線上大電流在線網(wǎng)電阻上造成的電壓降也會影響集成電路的穩(wěn)定性。為了解決這些問題，同時緩解時鐘偏移、時鐘樹寄生參數(shù)的負(fù)面影響，合理的布局布線和邏輯設(shè)計、功能驗(yàn)證等過程同等重要。隨著移動設(shè)備的發(fā)展，低功耗設(shè)計在集成電路設(shè)計中的地位愈加顯著。在物理設(shè)計階段，設(shè)計可以轉(zhuǎn)化成幾何圖形的表示方法，工業(yè)界有若干標(biāo)準(zhǔn)化的文件格式（如GDSII）予以規(guī)范。

值得注意的是，電路實(shí)現(xiàn)的功能在之前的寄存器傳輸級設(shè)計中就已經(jīng)確定。在物理設(shè)計階段，工程師不僅不能夠讓之前設(shè)計好的邏輯、時序功能在該階段的設(shè)計中被損壞，還要進(jìn)一步優(yōu)化芯片按照正確運(yùn)行時的延遲時間、功耗、面積等方面的性能。在物理設(shè)計產(chǎn)生了初步版圖文件之后，工程師需要再次對集成電路進(jìn)行功能、時序、設(shè)計規(guī)則、信號完整性等方面的驗(yàn)證，以確保物理設(shè)計產(chǎn)生正確的硬件版圖文件。

本類模塊包括：基本信息、流程結(jié)構(gòu)、屬性設(shè)置、圖紙存貯、版本管理、流轉(zhuǎn)校審等。目的是以設(shè)計流程為基礎(chǔ)，從項(xiàng)目的進(jìn)入到中間過程再到完成歸檔，施行全面的動態(tài)管理。引導(dǎo)操作步驟、明晰各種狀態(tài)、調(diào)理分類信息和強(qiáng)化可視化效果，使設(shè)計環(huán)節(jié)自然流暢、設(shè)計過程輕松高效。

協(xié)同設(shè)計基本信息

項(xiàng)目委托單位、項(xiàng)目及其負(fù)責(zé)人等基本信息自動從項(xiàng)目管理中提取，與項(xiàng)目管理一體化集成使用。

協(xié)同設(shè)計流程結(jié)構(gòu)

自動從項(xiàng)目管理系統(tǒng)中提取已建立項(xiàng)目的組織結(jié)構(gòu)及參與人員，如專業(yè)負(fù)責(zé)人、設(shè)計人、校審人員。軟件將根據(jù)此設(shè)置，在相關(guān)人員的任務(wù)欄上自動加載該項(xiàng)目及其項(xiàng)目信息、公共資源、互提條件等服務(wù)，同時將與其角色相對應(yīng)的任務(wù)列出。

協(xié)同設(shè)計屬性設(shè)置

項(xiàng)目屬性和專業(yè)屬性的設(shè)置，可以引用模板或存入模板。項(xiàng)目負(fù)責(zé)人設(shè)置“工程名稱”、“設(shè)計階段”等項(xiàng)目通用屬性字段；專業(yè)負(fù)責(zé)人則設(shè)置“設(shè)計人”、“校審類”等具有專業(yè)特征的屬性字段，以適應(yīng)不同設(shè)計單位或?qū)I(yè)的要求。

協(xié)同設(shè)計圖紙存貯

對用戶圖紙的設(shè)計過程不加任何干擾，可以對已設(shè)計好的圖形采用“附加”或“存入”的方式一張張的引入軟件中。在引入的過程中軟件會自動識別圖紙版本，并以可視化的效果將歷史版本和最新版本提示給用戶，同時會根據(jù)流程結(jié)構(gòu)和屬性設(shè)置將圖紙的屬性字段及已知的屬性值自動附加上去。

協(xié)同設(shè)計流轉(zhuǎn)校審

（1）過程自動化：自動記錄圖紙的當(dāng)前狀態(tài)，圖紙在設(shè)計人和校審人之間傳遞時具有提醒和智能導(dǎo)向。

（2）版本清晰化：根據(jù)用戶的個性設(shè)置，圖紙文件可在設(shè)計階段、已發(fā)往校審、校審?fù)ㄟ^及未通過等狀態(tài)下顯現(xiàn)不同的背景色彩，多版本圖紙具有清晰的版本標(biāo)識，并擁有只顯示所有圖紙最新版本的專門區(qū)域。

（3）管理?xiàng)l理化：每張圖紙及其校審意見和校審時間等信息均被管理的井然有序。用戶點(diǎn)取任何一張圖紙，校審區(qū)就會立刻顯示其歷次校審過程的標(biāo)題，并在標(biāo)題下列出相應(yīng)的“文本”、“附件”及“圖形”三個意見區(qū)。顯示內(nèi)容完全，按需加載。

（4）查詢一體化：設(shè)計人員及相關(guān)校審人員能同時看到每張圖紙的全部流轉(zhuǎn)過程及其校審意見。用戶在檢查一張經(jīng)多次校審和修改的圖紙時，可動態(tài)翻閱或?qū)v次意見在圖面上疊加顯現(xiàn)。與AutoCAD無縫集成，校審環(huán)節(jié)紅線批注功能完整。